1 |
1
연속된 파형을 갖는 수신신호의 이전 비트와 현재 비트의 차이를 비교 및 검출하기 위한 비교검출수단;상기 비교검출수단으로부터 검출된 차이 값을 증폭하기 위한 증폭수단; 및상기 증폭수단으로부터 증폭된 수신신호의 파형을 샘플링하여 유효 데이터를 출력하기 위한 표본화수단을 포함하되,상기 수신신호의 이전 비트와 현재 비트의 차이가 없을 경우 입력된 수신신호를 상기 표본화수단으로 바로 바이패스시키기 위한 바이패스수단을 더 포함하는 것을 특징으로하는 수신모듈
|
2 |
2
삭제
|
3 |
3
제 1 항에 있어서, 상기 바이패스수단은,특정의 클럭신호에 의해 동작되는 스위치부; 및상기 스위치부의 동작에 따라 현재 비트의 파형을 저장하기 위한 축전부를 포함하는 것을 특징으로 하는 수신모듈
|
4 |
4
제 1 항에 있어서, 상기 비교검출수단은,제1 클럭신호에 의해 동작되어 상기 수신신호의 이전 비트를 샘플링하기 위한 제1 스위치부;상기 제1 스위치부와 병렬로 연결되고, 상기 제1 클럭신호와 서로 다른 위상차를 갖는 제2 클럭신호에 의해 동작되어 상기 수신신호의 현재 비트와 미리 저장된 이전 비트를 비교하기 위한 제2 스위치부;상기 제1 스위치부와 직렬로 연결되어 상기 제1 스위치부로부터 샘플링된 신호를 저장하기 위한 축전부;상기 축전부와 직렬로 연결되고, 상기 제2 클럭신호에 의해 동작되는 제3 스위치부; 및상기 제3 스위치부와 병렬로 연결되어 상기 제3 스위치부의 동작에 따라 상기 수신신호의 이전 비트와 현재 비트의 천이를 감시, 검출 및 비교하기 위한 비교부를 포함하는 것을 특징으로 하는 수신모듈
|
5 |
5
제 4 항에 있어서, 상기 제1 클럭신호와 상기 제2 클럭신호의 위상차는 90도 또는 1/4 주기인 것을 특징으로 하는 수신모듈
|
6 |
6
제 4 항에 있어서, 상기 제1 스위치부의 샘플링은 상기 제1 클럭신호의 하이(high)상태에서 로우(low)상태로 바뀌는 에지(edge)부분에서 수행되고,상기 제2 스위치부의 비교는 상기 제2 클럭신호의 하이(high)상태에서 로우(low)상태로 바뀌는 에지(edge)부분부터 시작됨과 아울러 상기 제2 클럭신호의 로우(low)상태 동안에 계속적으로 수행되며,상기 비교부는 상기 제2 클럭신호의 하이(high)상태 동안에 상기 제3 스위치부에 의해 상기 제2 클럭신호의 로우(low)상태 동안에 상기 수신신호의 이전 비트와 현재 비트의 천이를 감시, 검출 및 비교하는 것을 특징으로 하는 수신모듈
|
7 |
7
제 1 항에 있어서, 상기 증폭수단은,상기 비교검출수단으로부터 출력된 신호를 제공받아 잡음에 둔감한 신호로 필터링하기 위한 이력필터부;상기 이력필터부로부터 필터링된 신호를 증폭하기 위한 증폭부; 및상기 증폭부로부터 증폭된 신호에 의해 제어되어 상기 증폭부 또는 상기 이력필터부로부터 출력된 신호를 출력하기 위한 인버터부를 포함하는 것을 특징으로 하는 수신모듈
|
8 |
8
제 7 항에 있어서, 상기 인버터부는,제1 스위치부와 제2 스위치부가 직렬로 연결되어 이루어지되,상기 증폭부로부터 증폭된 신호가 하이(high)상태일 경우 상기 제1 및 제2 스위치부가 각각 온(ON) 및 오프(OFF)되어 상기 증폭부로부터 출력된 신호를 출력하며, 상기 증폭부로부터 증폭된 신호가 로우(low)상태일 경우 상기 제1 및 제2 스위치부가 각각 오프(OFF) 및 온(ON)되어 상기 필터부로부터 필터링된 신호를 출력하는 것을 특징으로 하는 수신모듈
|
9 |
9
제 1 항에 있어서, 상기 표본화수단은 특정의 클럭신호에 의해 동작되는 스위치부로 이루어지며, 상기 특정의 클럭신호가 하이(high)상태일 때 상기 유효 데이터를 출력하는 것을 특징으로 하는 수신모듈
|
10 |
10
적어도 2개 이상이 병렬로 연결되고, 입력된 수신신호의 이전 비트와 현재 비트의 차이를 비교 및 검출하여 원래의 수신신호로 복원하기 위한 제 1 항의 수신모듈; 및복수개의 다상클럭신호를 생성하여 상기 각 수신모듈에 제공하기 위한 클럭신호생성부를 포함하는 수신기
|
11 |
11
제 10 항에 있어서, 상기 수신모듈은 4개로 이루어지고, 상기 각 수신모듈은 상기 클럭신호생성부로부터 생성된 서로 다른 위상차를 갖는 2개의 다상클럭신호 및 상기 각 수신모듈내에서 생성된 1개의 제어클럭신호에 의해 제어되는 것을 특징으로 하는 수신기
|
12 |
12
제 11 항에 있어서, 상기 각 수신모듈내에서 생성된 1개의 제어클럭신호는 상기 서로 다른 위상차를 갖는 2개의 다상클럭신호와 NAND/NOR 게이트를 이용하여 생성되는 것을 특징으로 하는 수신기
|
13 |
13
제 11 항에 있어서, 상기 각 수신모듈에 제공되는 2개의 다상클럭신호는,상기 수신신호의 이전 비트가 표본화되도록 제어하기 위한 제1 다상클럭신호와 상기 수신신호의 이전 비트와 현재 비트의 차이 값이 증폭되도록 제어하기 위한 제2 다상클럭신호로 이루어지며,상기 각 수신모듈내에서 생성된 1개의 제어클럭신호는 상기 제1 및 제2 다상클럭신호와 서로 다른 모양을 가지며, 상기 수신신호의 현재 비트가 표본화되도록 제어하는 것을 특징으로 하는 수신기
|
14 |
14
제 13 항에 있어서, 상기 제1 및 제2 다상클럭신호는 서로 45도 위상차를 갖고, 상기 각 수신모듈내에서 생성된 1개의 제어클럭신호는 상기 제2 다상클럭신호보다 짧은 펄스폭을 갖는 것을 특징으로 하는 수신기
|
15 |
15
제 13 항에 있어서, 상기 제1 다상클럭신호의 하이(high)상태에서 로우(low)상태로 바뀌는 에지(edge)부분에서 상기 수신신호의 이전 비트가 표본화되고, 상기 제2 다상클럭신호의 로우(low)상태 동안에 상기 수신신호의 이전 비트와 현재 비트의 차이 값이 증폭되며, 상기 각 수신모듈내에서 생성된 1개의 제어클럭신호가 하이(high)상태 동안에 현재 비트가 표본화되는 것을 특징으로 하는 수신기
|