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1
브렌트 쿵 방식의 복수의 비트 가산기를 포함하며,상기 복수의 비트 가산기 중 적어도 하나인 i 번째 비트 가산기는 캐리(Ci-1)를 이용하지 아니하고, i-2 번째 캐리(Ci-2)를 이용하여 i 번째 캐리(Ci)를 구하는 가산기
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| 2 |
2
제 1항에 있어서,상기 i 번째 비트 가산기는제 1 논리값과 제 2 논리값을 구한 후, 상기 제 1 논리값 및 제 2 논리값을 이용하여 i 번째 캐리를 구하되,상기 제 1 논리값 Xi 는 수학식 Xi = gi + (pi * gi-1)와 같은 값을 가지며, 상기 제 2 논리값 Yi = pi * pi-1 와 같은 값을 가지며, 상기 캐리 Ci 는 수학식 Ci = Xi + (Yi * Ci-2)와 같은 값을 가지며, 상기 gi 는 i 번째 캐리 발생값이고, gi-1 은 i-1 번째 캐리전파값이고, pi 는 i 번째 캐리전파값이고, pi-1 은 i-1 번째 캐리전파값이고, Ci-2는 i-2번째 캐리인 가산기
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3
제 1항에 있어서,상기 복수의 비트 가산기 중 적어도 하나인 k(k≠i) 번째 비트 가산기는 k-4 번째 캐리(Ck-4)를 이용하여 k 번째 캐리(Ck)를 구하는 가산기를 더 포함하는 가산기
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| 4 |
4
제 1 피연산자 및 제 2 피연산자의 제 1 내지 제 4 번째 비트값을 각각 입력받고 캐리 및 캐리 전파 값의 출력에 필요한 제 1 및 제 2 논리값을 각각 출력하는 제 1-1 내지 1-4 논리회로;상기 제 1-1 논리회로로부터 출력되는 제 1 및 제 2논리값과 반전된 전단캐리를 입력받고, 제 1 캐리 및 제 1 캐리 전파 값을 출력하는 제 2 논리회로;상기 제 1-2 논리회로로부터 출력되는 제 1 및 제 2 논리값과 상기 제 2 논리회로로부터 출력되는 반전된 상기 제 1 캐리 및 제 1 캐리 전파 값을 입력받고, 제 2 캐리 및 제 2 캐리 전파 값을 출력하는 제 3-1 논리회로;상기 제 1-3 논리회로로부터 출력되는 제 1 및 제 2 논리값과 반전된 상기 제 2 캐리 및 제 2 캐리 전파 값을 입력받고, 제 3 캐리 및 제 3 캐리 전파 값을 출력하는 제 3-2 논리회로;상기 제 1-4 논리회로로부터 출력되는 제 1 및 제 2 논리값과 상기 제 1-3 논리회로로부터 출력되는 제 1 및 제 2 논리값을 입력받고 제 1 및 제 2 논리값을 출력하는 제 3-3 논리회로;상기 제 3-3 논리회로로부터 출력되는 반전된 상기 제 1 및 제 2 논리값과 반전된 상기 제 2 캐리 및 제 2 캐리 전파 값을 입력받고, 제 4 캐리 및 제 4 캐리 전파 값을 출력하는 제 3-4 논리회로를 포함하는 것을 특징으로 하는 고속 가산기
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5
제 4항에 있어서,상기 제 1 피연산자 및 제 2 피연산자의 제 5 내지 제 8 번째 비트값을 각각 입력받고 캐리 및 캐리 전파 값의 출력에 필요한 제 1 및 제 2 논리값을 각각 출력하는 1-5 내지 1-8 논리회로;상기 제 1-5 논리회로로부터 출력되는 제 1 및 제 2 논리값과 반전된 상기 제 4 캐리 및 제 4 캐리 전파 값을 입력받고 제 5 캐리 및 제 5 캐리 전파 값을 출력하는 제 3-5 논리회로;상기 제 1-6 논리회로로부터 출력되는 제 1 및 제 2 논리값과 상기 제 1-5 논리회로로부터 출력되는 제 1 및 제 2 논리값을 입력받고 제 1 및 제 2 논리값을 출력하는 상기 제 3-6 논리회로;상기 제 3-6 논리회로로부터 출력되는 반전된 상기 제 1 및 제 2 논리값과 상기 반전된 제 4 캐리 및 제 4 캐리 전파 값을 입력받아 제 6 캐리 및 제 6 캐리 전파 값을 출력하는 제 3-7 논리회로;상기 제 1-7 논리회로로부터 출력되는 제 1 및 제 2 논리값과 상기 제 3-6 논리회로로부터 출력되는 반전된 상기 제 1 및 제 2 논리값을 입력받고 제 1 및 제 2 논리값을 출력하는 제 3-8 논리회로;상기 제 3-8 논리회로로부터 출력되는 반전된 상기 제 1 및 제 2 논리값과 반전된 상기 제 4 캐리 및 제 4 캐리 전파 값을 입력받고 제 7 캐리 및 제 7 캐리 전파 값을 출력하는 제 3-9 논리회로;상기 제 1-8 논리회로로부터 출력되는 제 1 및 제 2 논리값과 상기 제 1-7 논리회로로부터 출력되는 제 1 및 제 2 논리값을 입력받고 제 1 및 제 2 논리값을 출력하는 제 3-10 논리회로;상기 제 3-10 논리회로로부터 출력되는 반전된 상기 제 1 및 제 2 논리값과 상기 제 3-6 논리회로로부터 출력되는 반전된 상기 제 1 및 제 2 논리값을 입력받고 제 1 및 제 2 논리값을 출력하는 제 3-11 논리회로;상기 제 3-11 논리회로로부터 출력되는 반전된 상기 제 1 및 제 2 논리값과 반전된 상기 제 4 캐리 및 제 6 논리값을 입력받고 제 8 캐리 및 제 8 캐리 전파 값을 출력하는 제 3-12 논리회로를 더 포함하는 것을 특징으로 하는 고속 가산기
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6
제 4항에 있어서,상기 제 1 피연산자 및 제 2 피연산자의 제 5 내지 제 11 번째 비트값을 각각 입력받고 캐리 및 캐리 전파 값의 출력에 필요한 제 1 및 제 2 논리값을 각각 출력하는 1-5 내지 1-11 논리회로;상기 제 1-5 논리회로로부터 출력되는 제 1 및 제 2 논리값과 반전된 상기 제 4 캐리 및 제 4 캐리 전파 값을 입력받고 제 5 캐리 및 제 5 캐리 전파 값을 출력하는 제 3-5 논리회로;상기 제 1-6 논리회로로부터 출력되는 제 1 및 제 2 논리값과 상기 제 1-5 논리회로로부터 출력되는 제 1 및 제 2 논리값을 입력받고 제 1 및 제 2 논리값을 출력하는 제 3-6 논리회로;상기 제 3-6 논리회로로부터 출력되는 반전된 상기 제 1 및 제 2 논리값과 반전된 상기 제 4 캐리 및 제 4 캐리 전파 값을 입력받고, 제 6 캐리 및 제 8 논리값을 출력하는 제 3-7 논리회로;상기 제 1-7 논리회로로부터 출력되는 제 1 및 제 2 논리값과 반전된 제 6 캐리 및 제 6 캐리 전파 값을 입력받고 제 7 캐리 및 제 7 캐리 전파 값을 출력하는 제 3-8 논리회로;상기 제 1-8 논리회로로부터 출력되는 제 1 및 제 2 논리값과 상기 1-7 논리회로로부터 출력되는 제 1 및 제 2 논리값을 입력으로 하는 제 3-9 논리회로;상기 제 3-9 논리회로로부터 출력되는 반전된 상기 제 1 및 제 2 논리값과 반전된 상기 제 3-6 논리회로 출력을 입력으로 하는 제 3-10 논리회로;상기 제 3-10 논리회로로부터 출력되는 반전된 제 1 및 제 2 논리값과 반전된 상기 제 4캐리 및 제 4 캐리 전파 값을 입력받아 제 8 캐리 및 제 8 캐리 전파 값을 출력하는 제 3-11 논리회로;상기 제 1-9 논리회로로부터 출력되는 제 1 및 제 2 논리값과 반전된 상기 제 8 캐리 및 제 8 캐리 전파 값을 입력받아 제 9 캐리 및 제 9 캐리 전파 값을 출력하는 제 3-12 논리회로;상기 제 1-10 논리회로로부터 출력되는 제 1 및 제 2 논리값과 상기 제 1-9 논리회로로부터 출력되는 제 1 및 제 2 논리값을 입력받는 제 3-13 논리회로;상기 제 3-13 논리회로로부터 출력된 반전된 제 1 및 제 2 논리회로와 반전된 상기 제 8 캐리 및 제 8 캐리 전파 값을 입력받고 제 10 캐리 및 제 10 캐리 전파 값을 출력하는 제 3-14 논리회로;상기 제 1-11 논리회로로부터 출력되는 제 1 및 제 2 논리값과 상기 제 3-13 논리회로로부터 출력된 반전된 제 1 및 제 2 논리값을 입력받는 제 3-15 논리회로;반전된 상기 제 3-15 논리회로 출력과 반전된 상기 제 8 캐리 및 제 8 캐리 전파 값을 입력받아 제 11 캐리 및 제 11 캐리 전파 값을 출력하는 제 3-16 논리회로;상기 제 1-12 논리회로로부터 출력되는 제 1 및 제 2 논리값과 상기 제 1-11 논리회로로부터 출력되는 제 1 및 제 2 논리값을 입력받는 제 3-17 논리회로;상기 제 3-17 논리회로로부터 출력되는 반전된 제 1 및 제 2 논리값과 상기 제 3-13 논리회로로부터 출력되는 반전된 제 1 및 제 2 논리값을 입력받는 제 3-18 논리회로;상기 제 3-18 논리회로로부터 출력되는 반전된 제 1 및 제 2 논리값과 반전된 상기 제 8 캐리 및 제 8 캐리 전파 값을 입력받고 제 12 캐리 및 제 12 캐리 전파 값을 출력하는 제 3-19 논리회로를 더 포함하는 것을 특징으로 하는 고속 가산기
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7
제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 제 1-1 내지 제 1-12 논리회로는 각각 상기 피연산자들의 각 비트값을 입력받고 상기 제 1 논리값을 출력하는 난드 게이트와,상기 피연산자들의 각 비트값을 입력받고 상기 제 2 논리값을 출력하는 배타적 부정 논리합 게이트로 구성된 것을 특징으로 하는 가산기
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8
제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 제 2 논리회로는 상기 제 1 논리회로로부터 출력되는 제 2 논리값 및 상기 전단 캐리를 입력받는 배타적 부정 논리합 게이트와,상기 배타적 부정 논리합 게이트의 출력 및 상기 제 1 논리회로로부터 출력되는 제 1 논리값을 입력받고 상기 제 1 캐리를 출력하는 난드 게이트로 구성되며, 상기 제 2 논리값을 상기 제 1 캐리 전파 값으로 출력하는 것을 특징으로 하는 가산기
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9
제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 제 3-1 내지 제 3-19 논리회로는 각각 상기 논리회로로부터 출력되는 제 2 논리값 및 전단의 캐리를 입력받는 제 1 노아 게이트,상기 논리회로로부터 출력되는 제 1 논리값 및 상기 제 1 노아 게이트의 출력을 입력받고, 상기 캐리를 출력하는 난드 게이트,상기 논리회로로부터 출력되는 제 2 논리값 및 전단의 캐리 전파 값을 입력받고, 상기 캐리 전파 값을 출력하는 제 2 노아 게이트로 구성된 것을 특징으로 하는 가산기
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10
4비트 덧셈을 수행하는 제 1 가산회로를 포함하는 제 1 가산부;4비트 덧셈을 수행하는 2개의 제 2 가산회로를 포함하며, 상기 제 1 가산부에서 출력되는 캐리에 따라 상기 2개의 제 2 가산회로에서 출력되는 2개의 캐리 중 어느 하나를 선택하여 출력하는 제 2 가산부;8비트 덧셈을 수행하는 2개의 제 3 가산회로를 포함하며, 상기 제 2 가산부에서 출력되는 캐리에 따라 상기 2개의 제 3 가산회로에서 출력되는 2개의 캐리 중 어느 하나를 선택하여 출력하는 제 3 가산부;12비트 덧셈을 수행하는 2개의 제 4 가산회로를 포함하며, 상기 제 3 가산부에서 출력되는 캐리에 따라 상기 2개의 제 4 가산회로에서 출력되는 2개의 캐리 중 어느 하나를 선택하여 출력하는 제 4 가산부;4비트 덧셈을 수행하는 2개의 제 5 가산회로를 포함하며, 상기 제 4 가산부에서 출력되는 캐리에 따라 상기 2개의 제 5 가산회로에서 출력되는 2개의 캐리 중 어느 하나를 선택하여 출력하는 제 5가산부를 포함하며, 상기 제 1 내지 제 5 가산기 중 적어도 하나는 브렌트 쿵 방식의 연산을 수행하는 32비트 가산기
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