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프리앰블 전송구간동안 동기획득 시퀀스를 이용해서 임의의 칩 구간의 채널을 추정하는 채널 추정수단;데이터 전송 구간에 채널의 변화를 감지하여, 채널 변화 시 동기 위치값을 조정하는 트래킹수단;확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검출기의 출력값 중 하나를 선택하여 상기 트래킹수단으로 출력하는 제1 스위칭수단;확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검출기의 출력값 중 하나를 선택하여 출력하는 제2 스위칭수단; 및상기 채널추정수단으로부터 입력된 채널 추정값과, 상기 트래킹수단에 의해 저장된 동기 위치값과, 상기 제2 스위칭의 출력값을 이용해 전송된 신호를 복조하는 병렬 처리 구조를 갖는 다수개의 복조수단을 구비하는 것을 특징으로 하는 레이크 수신기
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제 1 항에 있어서,타이밍을 맞추기 위해 상기 아날로그/디지털 변환기로부터 입력되는 신호를 버퍼링하여 상기 제1 및 제2 스위칭수단으로 출력하는 제1 버퍼를 더 포함하는 것을 특징으로 하는 레이크 수신기
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제 1 항 또는 제 2 항에 있어서,상기 복조수단은,프리앰블 전송구간동안 동기획득 시퀀스와 임의의 길이의 확산 코드를 사용하여 구한 채널 추정값을 저장하는 제2 버퍼;상기 제2 스위칭수단으로부터 입력된 복조기 입력값을 저장하는 제3 버퍼;동기위치값을 저장하는 레지스터;상기 제2 버퍼와 상기 제3 버퍼에 저장된 채널 추정값의 복소수 값과 입력값의 복소수 값을 연산하여 출력하는 임의의 칩 크기와 동일한 개수를 갖는 다수개의 복조 연산수단; 및상기 다수개의 복조 연산수단들로부터 입력된 연산 값을 미리 정해둔 기준값과 비교하여 기준값 이상인 경우에만 그 값을 더한 후 합산 결과를 출력하는 합산수단을 포함하는 것을 특징으로 하는 레이크 수신기
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제 3 항에 있어서,상기 제2 버퍼는 24 칩 크기의 버퍼인 것을 특징으로 하는 레이크 수신기
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제 3 항에 있어서,상기 제3 버퍼는 48 칩 크기의 버퍼인 것을 특징으로 하는 레이크 수신기
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제 5 항에 있어서,상기 제3 버퍼는, 한 개로 구성되어, 시스템 클럭이 한번 동작할 때 각각의 심볼을 추정하기 위한 24 칩 구간의 복조 입력값을 각각 얻기 위해, 동기 위치값으로부터 상대적인 위치를 계산하고, 상기 계산 결과로부터 24개의 입력값을 선택하는 것을 특징으로 하는 레이크 수신기
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제 3 항에 있어서,상기 복조 연산수단은,상기 제3 버퍼로부터 임의 번째 실수부 복조기 입력값을 입력받고, 상기 제2 버퍼로부터 임의 번째 실수부 채널 추정값을 입력받아 곱셈하는 제1 곱셈기;상기 제3 버퍼로부터 임의 번째 허수부 복조기 입력값을 입력받고, 상기 제2 버퍼로부터 임의 번째 허수부 채널 추정값을 입력받아 곱셈하는 제2 곱셈기; 및상기 제1 및 제2 곱셈기의 출력을 더하는 덧셈기를 포함하는 것을 특징으로 하는 레이크 수신기
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제 3 항에 있어서,상기 복조수단은, 시스템 클럭이 한번 동작할 때 다수의 심볼을 처리하는 것을 특징으로 하는 레이크 수신기
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아날로그/디지털 변환기와, 상기 아날로그/디지털 변환기로부터 입력된 임의개의 신호에 대한 상관값을 출력하는 상관 검출기와, 레이크 수신기와, 등화기와, 비터비 복호기를 포함하는 직접 시퀀스 CDMA 수신장치에 있어서,상기 레이크 수신기는,프리앰블 전송구간동안 동기획득 시퀀스를 이용해서 임의의 칩 구간의 채널을 추정하는 채널 추정수단;데이터 전송 구간에 채널의 변화를 감지하여, 채널 변화 시 동기 위치값을 조정하는 트래킹수단;확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검출기의 출력값 중 하나를 선택하여 상기 트래킹수단으로 출력하는 제1 스위칭수단;확산 코드의 길이에 따라 아날로그/디지털 변환기의 출력값과 상관 검출기의 출력값 중 하나를 선택하여 출력하는 제2 스위칭수단; 및상기 채널추정수단으로부터 입력된 채널 추정값과, 상기 트래킹수단에 의해 저장된 동기 위치값과, 상기 제2 스위칭의 출력값을 이용해 전송된 신호를 복조하는 병렬 처리 구조를 갖는 다수개의 복조수단을 구비하는 것을 특징으로 하는 수신장치
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제 9 항에 있어서,상기 상관 검출기는,상기 아날로그/디지털 변환기로부터 입력된 임의의 개의 복소수 입력값을 버퍼링하는 임의의 칩 크기의 제4 버퍼; 및상기 제4 버퍼로부터 출력되는 복소수 입력값의 분배값을 이용하여 신호 전송 시 사용된 확산 코드와 상관 검출 연산을 수행하여 결과값을 출력하는 임의의 칩 크기와 동일한 개수를 갖는 다수개의 상관 검출 연산수단을 포함하는 것을 특징으로 하는 수신장치
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제 10 항에 있어서,타이밍을 맞추기 위해 상기 아날로그/디지털 변환기로부터 입력되는 신호를 버퍼링하여 상기 제1 및 제2 스위칭수단으로 출력하는 제1 버퍼를 더 포함하는 것을 특징으로 하는 수신장치
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제 11 항에 있어서,상기 복조수단은,프리앰블 전송구간동안 동기획득 시퀀스와 임의의 길이의 확산 코드를 사용하여 구한 채널 추정값을 저장하는 제2 버퍼;상기 제2 스위칭수단으로부터 입력된 복조기 입력값을 저장하는 제3 버퍼;동기위치값을 저장하는 레지스터;상기 제2 버퍼와 상기 제3 버퍼에 저장된 채널 추정값의 복소수 값과 입력값의 복소수 값을 연산하여 출력하는 임의의 칩 크기와 동일한 개수를 갖는 다수개의 복조 연산수단; 및상기 다수개의 복조 연산수단들로부터 입력된 연산 값을 미리 정해둔 기준값과 비교하여 기준값 이상인 경우에만 그 값을 더한 후 합산 결과를 출력하는 합산수단을 포함하는 것을 특징으로 하는 수신장치
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제 12 항에 있어서,상기 제3 버퍼는, 한 개로 구성되어, 시스템 클럭이 한번 동작할 때 각각의 심볼을 추정하기 위한 24 칩 구간의 복조 입력값을 각각 얻기 위해, 동기 위치값으로부터 상대적인 위치를 계산하고, 상기 계산 결과로부터 24개의 입력값을 선택하는 것을 특징으로 하는 수신장치
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제 12 항에 있어서,상기 복조수단은, 시스템 클럭이 한번 동작할 때 다수의 심볼을 처리하는 것을 특징으로 하는 수신장치
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