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고속 푸리에 변환 장치 및 고속 푸리에 변환 방법

  • 기술번호 : KST2015081122
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 단순 이진 비트 리버스 출력 순서를 가지는 고속 푸리에 변환 장치 및 고속 푸리에 변환 방법이 개시된다.고속 푸리에 변환 장치는 N개의 입력 데이터를 입력받아 N개의 최종 출력 데이터를 생성하는데, 이 최종 출력 데이터는 인덱스 간격 1에 대한 제1 출력 인덱스, 인덱스 간격 4에 대한 제2 출력 인덱스, 인덱스 간격 8에 대한 제3 출력 인덱스로 분류된다.고속 푸리에 변환 장치는 기본적으로 Radix 4-2 버터플라이 구조로 되어 있으며 R4SDF(Radix-4 Single-path Delay Feedback) 모듈과 R2SDF(Radix-2 Single-path Delay Feedback) 모듈을 포함한다. R4SDF(Radix-4 Single-path Delay Feedback) 모듈은 제1 출력 인덱스가 0, 2, 1, 3의 순서로 버터플라이 출력을 생성한다.이로써 고속 푸리에 변환 장치는 단순 이진 비트 리버스 출력 순서를 가질 수 있다.DFT, FFT, Radix-4, Radix-2, Radix 4-2
Int. CL G06F 17/14 (2006.01)
CPC G06F 17/142(2013.01)
출원번호/일자 1020050121367 (2005.12.10)
출원인 한국전자통신연구원, 삼성전자주식회사, 에스케이브로드밴드주식회사, 에스케이텔레콤 주식회사, 주식회사 케이티
등록번호/일자 10-0668674-0000 (2007.01.08)
공개번호/일자
공고번호/일자 (20070112) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2005.12.15)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
2 삼성전자주식회사 대한민국 경기도 수원시 영통구
3 에스케이브로드밴드주식회사 대한민국 서울특별시 중구
4 에스케이텔레콤 주식회사 대한민국 서울특별시 중구
5 주식회사 케이티 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 문영진 대한민국 대전광역시 서구
2 김영일 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 유미특허법인 대한민국 서울특별시 강남구 테헤란로 ***, 서림빌딩 **층 (역삼동)

최종권리자

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번호 이름 국적 주소
1 삼성전자주식회사 대한민국 경기도 수원시 영통구
2 하나로텔레콤 주식회사 대한민국 서울특별시 영등포구
3 에스케이 텔레콤주식회사 대한민국 서울특별시 중구
4 주식회사 케이티 대한민국 경기도 성남시 분당구
5 한국전자통신연구원 대한민국 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2005.12.10 수리 (Accepted) 1-1-2005-0723099-87
2 출원심사청구서
Request for Examination		 2005.12.15 수리 (Accepted) 1-1-2005-0733853-86
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2006.05.03 수리 (Accepted) 4-1-2006-5060961-22
4 선행기술조사의뢰서
Request for Prior Art Search		 2006.10.12 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search		 2006.11.14 수리 (Accepted) 9-1-2006-0073375-58
6 등록결정서
Decision to grant		 2006.11.21 발송처리완료 (Completion of Transmission) 9-5-2006-0689879-76
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.10.06 수리 (Accepted) 4-1-2008-5157397-02
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.01.23 수리 (Accepted) 4-1-2009-5016183-55
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.03.13 수리 (Accepted) 4-1-2009-5047686-24
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2010.04.19 수리 (Accepted) 4-1-2010-5068437-23
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.01.10 수리 (Accepted) 4-1-2012-5005621-98
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.03.21 수리 (Accepted) 4-1-2012-5058926-38
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.06.08 수리 (Accepted) 4-1-2012-5122434-12
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.06.21 수리 (Accepted) 4-1-2012-5132663-40
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.07.31 수리 (Accepted) 4-1-2012-5163428-43
17 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.07.31 수리 (Accepted) 4-1-2013-5106568-91
18 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.09.05 수리 (Accepted) 4-1-2013-5121625-03
19 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.02.11 수리 (Accepted) 4-1-2014-5018159-78
20 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
21 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2016.06.03 수리 (Accepted) 4-1-2016-0041895-23
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
N개의 입력 데이터를 입력받아 N개의 최종 출력 데이터를 생성하는 고속 푸리에 변환(FFT) 장치에 있어서,제1 피드백 메모리;상기 입력 데이터 및 상기 제1 피드백 메모리로부터의 데이터로 Radix-4 버터플라이 연산을 수행하여 4개의 제1 출력 데이터를 생성하는 제1 버터플라이 연산 모듈;상기 제1 피드백 메모리로부터의 데이터 또는 상기 제1 출력 데이터 중 하나를 제1 출력 포트에 출력하는 제1 먹스부;상기 입력 데이터 또는 상기 제1 출력 데이터 중 상기 제1 먹스부가 출력한 데이터를 제외한 데이터를 상기 제1 피드백 메모리에 저장하는 제2 먹스부;상기 제1 출력 포트에 단순 이진 비트 리버스 출력 순서로 상기 제1 출력 데이터를 제공하도록 상기 제1 먹스부 및 상기 제2 먹스부를 제어하는 제어부을 포함하는 장치
2 2
제1항에 있어서,상기 최종 출력 데이터는 인덱스 간격 1에 대한 제1 출력 인덱스, 인덱스 간격 4에 대한 제2 출력 인덱스, 인덱스 간격 8에 대한 제3 출력 인덱스로 분류되며,상기 제1 먹스부는 상기 제1 피드백 메모리로부터의 데이터 또는 상기 제1 출력 인덱스가 0인 상기 제1 출력 데이터를 제1 출력 포트에 출력하고,상기 제2 먹스부는 상기 입력 데이터 또는 상기 제1 출력 인덱스가 1 내지 3인 상기 제1 출력 데이터를 상기 제1 피드백 메모리에 저장하며,상기 제어부는 상기 제1 출력 포트에 상기 제1 출력 인덱스가 0, 2, 1, 3의 순서로 상기 제1 출력 데이터를 제공하도록 상기 제1 먹스부 및 상기 제2 먹스부를 제어하는 장치
3 3
제2항에 있어서,상기 입력 데이터는 인덱스 간격 N/4에 대한 제1 입력 인덱스, 인덱스 간격 N/8에 대한 제2 입력 인덱스, 및 인덱스 간격 1에 대한 제3 입력 인덱스로 분류되는 장치
4 4
제3항에 있어서,상기 제1 피드백 메모리는 제1 메모리, 제2 메모리, 및 제3 메모리를 포함하고,상기 제1 버터플라이 연산 모듈은 상기 제1 메모리, 상기 제2 메모리, 상기 제3 메모리로부터의 데이터 및 상기 제1 입력 인덱스가 3인 상기 입력 데이터로 상기 Radix-4 버터플라이 연산을 수행하고,상기 제2 먹스부는상기 제1 입력 인덱스가 0인 상기 입력 데이터 또는 상기 제1 출력 인덱스가 2인 상기 제1 출력 데이터를 상기 제1 메모리에 저장하는 제1 먹스 모듈;상기 제1 입력 인덱스가 1인 상기 입력 데이터 또는 상기 제1 출력 인덱스가 1인 상기 제1 출력 데이터를 상기 제2 메모리에 저장하는 제2 먹스 모듈;상기 제1 입력 인덱스가 2인 상기 입력 데이터 또는 상기 제1 출력 인덱스가 3인 상기 제1 출력 데이터를 상기 제3 메모리에 저장하는 제3 먹스 모듈을 포함하는 장치
5 5
제2항에 있어서,상기 제1 출력 포트로부터의 데이터가 상기 제2 입력 인덱스가 1인 데이터인 경우 상기 제1 출력 인덱스의 값에 따라 소정의 곱셈 상수를 곱한 제1 출력 데이터인 제2 출력 데이터를 제2 출력 포트에 출력하는 제3 먹스부를 더 포함하는 장치
6 6
제5항에 있어서,제2 피드백 메모리;상기 제2 출력 포트 및 상기 제2 피드백 메모리로부터 데이터를 제공받아 Radix-2 버터플라이 연산을 수행하여 제3 출력 데이터를 생성하는 제2 버터플라이 연산 모듈;상기 제2 출력 인덱스가 0인 상기 제3 출력 데이터 또는 상기 제2 피드백 메모리로부터의 데이터를 제3 출력 포트에 출력하는 제4 먹스부;상기 제2 출력 인덱스가 1인 상기 제3 출력 데이터 또는 상기 제2 입력 인덱스가 0인 상기 제2 출력 데이터를 상기 제2 피드백 메모리에 저장하는 제5 먹스부를 더 포함하는 장치
7 7
N개의 입력 데이터를 입력받아 N개의 최종 출력 데이터를 생성하는 고속 푸리에 변환(FFT) 장치에 있어서,입력되는 데이터로 Radix-4 버터플라이 연산을 수행하는 제1 연산부 및 상기 제1 연산부의 출력 데이터로 Radix-2 버터플라이 연산을 수행하는 제2 연산부를 포함하는 둘 이상의 Radix 4-2 연산부를 포함하고,상기 둘 이상의 Radix 4-2 연산부는 파이프라인 구조로 연결되며,상기 제1 연산부는제1 피드백 메모리;상기 제1 연산부에 입력되는 데이터 및 상기 제1 피드백 메모리로부터의 데이터로 Radix-4 버터플라이 연산을 수행하여 4개의 제1 출력 데이터를 생성하는 제1 연산 모듈;상기 제1 피드백 메모리로부터의 데이터 또는 상기 제1 출력 데이터 중 하나를 제1 출력 포트에 출력하는 제1 먹스부;상기 입력 데이터 또는 상기 제1 출력 데이터 중 상기 제1 먹스부가 출력한 데이터를 제외한 데이터를 상기 제1 피드백 메모리에 저장하는 제2 먹스부;상기 제1 출력 포트에 단순 이진 비트 리버스 출력 순서로 상기 제1 출력 데이터를 제공하도록 상기 제1 먹스부 및 상기 제2 먹스부를 제어하는 제어부를 포함하는 장치
8 8
제7항에 있어서,상기 입력 데이터는 인덱스 간격 N/4에 대한 제1 입력 인덱스, 인덱스 간격 N/8에 대한 제2 입력 인덱스, 및 인덱스 간격 1에 대한 제3 입력 인덱스로 분류되고,상기 최종 출력 데이터는 인덱스 간격 1에 대한 제1 출력 인덱스, 인덱스 간격 4에 대한 제2 출력 인덱스, 인덱스 간격 8에 대한 제3 출력 인덱스로 분류되는 장치
9 9
제8항에 있어서,상기 제1 먹스부는 상기 제1 피드백 메모리로부터의 데이터 또는 상기 제1 출력 인덱스가 0인 상기 제1 출력 데이터를 제1 출력 포트에 출력하고,상기 제2 먹스부는 상기 입력 데이터 또는 상기 제1 출력 인덱스가 1 내지 3인 상기 제1 출력 데이터를 상기 제1 피드백 메모리에 저장하며,상기 제어부는 상기 제1 출력 포트에 상기 제1 출력 인덱스가 0, 2, 1, 3의 순서로 상기 제1 출력 데이터를 제공하도록 상기 제1 먹스부 및 상기 제2 먹스부를 제어하는 장치
10 10
제1 메모리, 제2 메모리, 제3 메모리를 이용하여 N개의 입력 데이터를 입력 포트로 입력받아 N개의 최종 출력 데이터를 생성하는 고속 푸리에 변환 방법에 있어서,상기 입력 데이터는 인덱스 간격 N/4에 대한 제1 입력 인덱스, 인덱스 간격 N/8에 대한 제2 입력 인덱스, 인덱스 간격 1에 대한 제3 입력 인덱스로 분류되고,상기 최종 출력 데이터는 인덱스 간격 1에 대한 제1 출력 인덱스, 인덱스 간격 4에 대한 제2 출력 인덱스, 인덱스 간격 8에 대한 제3 출력 인덱스로 분류되며,상기 고속 푸리에 변환 방법은상기 입력 포트, 상기 제1 메모리, 상기 제2 메모리, 및 상기 제3 메모리로부터의 데이터로 Radix-4 버터플라이 연산을 수행하여 4개의 제1 출력 데이터를 생성하는 단계;상기 입력 포트에 상기 제1 입력 인덱스가 3인 데이터가 입력되는 경우 상기 제1 출력 인덱스가 0, 2, 1, 3인 상기 제1 출력 데이터를 각각 제1 출력 포트, 상기 제1 메모리, 상기 제2 메모리, 상기 제3 메모리에 출력하는 단계;상기 입력 포트에 상기 제1 입력 인덱스가 0인 데이터가 입력되는 경우 상기 제1 메모리에 저장되어 있는 데이터를 상기 제1 출력 포트에 출력하고 상기 입력 포트의 데이터를 상기 제1 메모리에 저장하는 단계;상기 입력 포트에 상기 제1 입력 인덱스가 1인 데이터가 입력되는 경우 상기 제2 메모리에 저장되어 있는 데이터를 상기 제1 출력 포트에 출력하고 상기 입력 포트의 데이터를 상기 제1 메모리에 저장하는 단계;상기 입력 포트에 상기 제1 입력 인덱스가 2인 데이터가 입력되는 경우 상기 제3 메모리에 저장되어 있는 데이터를 상기 제1 출력 포트에 출력하고 상기 입력 포트의 데이터를 상기 제1 메모리에 저장하는 단계를 포함하는 방법
11 11
제10항에 있어서,상기 제1 출력 포트로부터의 데이터가 상기 제2 입력 인덱스가 1인 데이터인 경우 상기 제1 출력 포트로부터의 데이터가에 상기 제1 출력 인덱스의 값에 따라 소정의 곱셈 상수를 곱한 제2 출력 데이터를 제2 출력 포트에 출력하는 단계를 더 포함하는 방법
12 12
제11항에 있어서,상기 고속 푸리에 연산 방법은 제4 메모리를 추가로 이용하고,상기 제2 출력 포트 및 상기 제4 메모리로부터 데이터를 제공받아 Radix-2 버터플라이 연산을 수행하여 2개의 제3 출력 데이터를 생성하는 단계;상기 제2 출력 포트에 상기 제2 입력 인덱스가 1인 데이터가 입력되는 경우 상기 제2 출력 인덱스가 0, 1인 상기 제3 출력 데이터를 각각 제3 출력 포트, 상기 제4 메모리에 출력하는 단계;상기 제2 출력 포트에 상기 제2 입력 인덱스가 0인 데이터가 입력되는 경우 상기 제4 메모리에 저장되어 있는 데이터를 상기 제3 출력 포트에 출력하고, 상기 제2 출력 포트의 데이터를 상기 제4 메모리에 저장하는 단계를 더 포함하는 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.