| 1 |
1
입력되는 데이터에 대한 버터플라이 연산을 수행하는 버터플라이 장치에 있어서,입력 데이터에 대한 제1 래딕스(RADIX) 버터플라이 연산을 수행하는 제1 버터플라이부;상기 입력 데이터 및 상기 제1 버터플라이부의 출력값을 수신하여 선택적인 출력을 하는 제1 멀티플렉서;상기 제1 멀티플렉서의 출력값에 대한 제2 래딕스(RADIX) 버터플라이 연산을 수행하는 제2 버터플라이부;상기 제1 버터플라이부의 출력값 및 상기 제2 버터플라이부의 출력값을 수신하여 선택적인 출력을 하는 제2 멀티플렉서;제1 곱셈 상수, 제2 곱셈 상수 및 제3 곱셈 상수를 저장하고, 저장된 상기 제1 곱셈 상수, 제2 곱셈 상수 및 제3 곱셈 상수 중 적어도 하나의 곱셈 상수를 제공하는 곱셈 상수부;상기 곱셈 상수부로부터 출력되는 상기 곱셈 상수와 상기 제2 멀티플렉서로부터 수신받은 출력값의 곱을 수행하는 곱셈기;상기 입력 데이터와 상기 곱셈기의 출력 값을 수신하여 선택적인 출력을 하는 제3 멀티플렉서; 및상기 곱셈 상수부를 제어하여 상기 곱셈 상수를 곱셈기로 제공하고, 상기 제1 멀티플렉서, 제2 멀티플렉서 및 제3 멀티플렉서를 제어하는 제어부를 포함하는 버터플라이 장치
|
| 2 |
2
제1항에 있어서,상기 곱셈 상수부는제1 곱셈 상수를 저장하는 제1 ROM;제2 곱셈 상수를 저장하는 제2 ROM;제3 곱셈 상수를 저장하는 제3 ROM; 및상기 제어부의 제어에 따라 상기 제1 ROM, 제2 ROM 또는 제3 ROM에 저장되어 있는 특정 곱셈 상수를 상기 곱셈기로 제공하는 제4 멀티플렉서를 포함하는 버터플라이 장치
|
| 3 |
3
제2항에 있어서,상기 제1 곱셈 상수는 특정 래딕스(RADIX)2 곱셈 상수이고, 상기 제2 곱셈 상수는 특정 래딕스(RADIX)4 곱셈 상수이고, 상기 제3 곱셈 상수는 특정 래딕스(RADIX)4-2 곱셈 상수인 것을 특징으로 하는 버터플라이 장치
|
| 4 |
4
제1항 내지 제3항 중 어느 한 항에 있어서,상기 제1 버터플라이부는,상기 입력 데이터에 대한 래딕스(RADIX) 4 연산을 수행하는 제1 버터플라이; 및상기 제1 버터플라이의 출력값을 저장하고, 저장된 값을 상기 제1 버터플라이로 피드백하는 제1 메모리를 포함하는 버터플라이 장치
|
| 5 |
5
제1항 내지 제3항 중 어느 한 항에 있어서,상기 제2 버터플라이부는,상기 입력 데이터에 대한 래딕스(RADIX) 2 연산을 수행하는 제2 버터플라이; 및상기 제2 버터플라이의 출력값을 저장하고, 저장된 값을 상기 제2 버터플라이로 피드백하는 제2 메모리를 포함하는 버터플라이 장치
|
| 6 |
6
입력되는 데이터에 대한 FFT(Fast Fourier Transform)에 대한 연산을 수행하는 시스템에 있어서,입력 데이터에 대하여 가변적인 값을 갖는 래딕스(RADIX) 버터플라이 연산을 수행하는 가변 래딕스(RADIX) 버터플라이 장치;상기 가변 래딕스(RADIX) 버터 플라이 장치로부터 수신받은 출력값에 대한 제1 래딕스(RADIX) 버터플라이 연산을 수행하는 제1 버터플라이 장치;상기 제1 버터플라이 장치로부터 수신받은 출력값에 제1 곱셈 상수의 곱을 하는 제1 곱셈기; 및상기 제1 곱셈기로부터 수신 받은 출력값에 대한 제2 래딕스(RADIX) 버터플라이 연산을 수행하는 제2 버터플라이 장치를 포함하는 FFT 연산 시스템
|
| 7 |
7
제6항에 있어서,상기 제2 버터플라이 장치로부터 수신 받은 출력값에 제2 곱셈 상수의 곱을 하는 제2 곱셈기; 및상기 제2 곱셈기로부터 수신 받은 출력값에 대한 제3 래딕스(RADIX) 버터플라이 연산을 수행하는 제3 버터플라이 장치를 더 포함하는 FFT 연산 시스템
|
| 8 |
8
제6항에 있어서,미리 정해진 제1 곱셈 상수를 저장하고, 상기 제1 곱셈기에 상기 제1 곱셈 상수를 제공하는 제1 롬(ROM); 및미리 정해진 제2 곱셈 상수를 저장하고, 상기 제2 곱셈기에 상기 제2 곱셈 상수를 제공하는 제2 롬(ROM)을 더 포함하는 FFT 연산 시스템
|
| 9 |
9
제6항 내지 제8항 중 어느 한 항에 있어서,상기 제1 래딕스(RADIX) 버터플라이 연산, 제2 래딕스(RADIX) 버터플라이 연산 및 제3 래딕스(RADIX) 버터플라이 연산은 래딕스(RADIX) 4-2 버터플라이 연산인 것을 특징으로 하는 FFT 연산 시스템
|
| 10 |
10
제6항 내지 제8항 중 어느 한 항에 있어서,상기 가변 래딕스(RADIX) 버터플라이 장치는,상기 입력 데이터에 대한 제1 래딕스(RADIX) 버터플라이 연산을 수행하는 제1 버터플라이부;상기 데이터 및 상기 제1 버터플라이부의 출력값을 수신하여 선택적인 출력을 하는 제1 멀티플렉서;상기 제1 멀티플렉서의 출력값에 대한 제2 래딕스(RADIX) 버터플라이 연산을 수행하는 제2 버터플라이부;상기 제1 버터플라이부의 출력값 및 상기 제2 버터플라이부의 출력값을 수신하여 선택적인 출력을 하는 제2 멀티플렉서;제1 곱셈 상수, 제2 곱셈 상수 및 제3 곱셈 상수를 저장하고, 특정 제어에 따라 저장된 상기 제1 곱셈 상수, 제2 곱셈 상수 및 제3 곱셈 상수 중 적어도 하나의 곱셈 상수를 제공하는 곱셈 상수부;상기 곱셈 상수부에서 수신받은 상기 곱셈 상수와 상기 제2 멀티플렉서로부터 수신받은 출력값의 곱을 수행하는 곱셈기;상기 데이터와 상기 곱셈기의 출력 값을 수신하여 선택적인 출력을 하는 제3 멀티플렉서; 및상기 곱셈 상수부를 제어하여 상기 곱셈 상수를 곱셈기에 제공하고, 상기 제1 멀티플렉서, 제2 멀티플렉서 및 제3 멀티플렉서를 제어하는 제어부를 포함하는 FFT 연산 시스템
|
| 11 |
11
제10항에 있어서,상기 제1 곱셈 상수는 특정 래딕스(RADIX)2 곱셈 상수이고, 상기 제2 곱셈 상수는 특정 래딕스(RADIX)4 곱셈 상수이고, 상기 제3 곱셈 상수는 특정 래딕스(RADIX)4-2 곱셈 상수인 것을 특징으로 하는 FFT 연산 시스템
|
| 12 |
12
제11항에 있어서,상기 제1 버터플라이부는,상기 입력 데이터에 대한 래딕스(RADIX) 4 연산을 수행하는 제1 버터플라이; 및상기 제1 버터플라이의 출력값을 저장하고, 저장된 값을 상기 제1 버터플라이로 피드백하는 제1 메모리를 포함하는 FFT 연산 시스템
|
| 13 |
13
제11항에 있어서,상기 제2 버터플라이부는,상기 입력 데이터에 대한 래딕스(RADIX) 2 연산을 수행하는 제2 버터플라이; 및 상기 제2 버터플라이의 출력값을 저장하고, 저장된 값을 상기 제2 버터플라이로 피드백하는 제2 메모리를 포함하는 FFT 연산 시스템
|
