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직접 메모리 접근 제어기;상기 직접 메모리 접근 제어기와 연결되며, 수동적인 회로(Slave)의 위치에 대한 정보와 연속 전송 길이를 담고 있는 헤더와 시작 어드레스를 능동적인 회로(Master)로부터 상기 수동적인 회로로 전달하고, 상기 직접 메모리 접근 제어기와 데이터를 주고 받는 통신 스위치; 및상기 직접 메모리 접근 제어기와 연결되며 상기 데이터와 상기 어드레스를 주고받는 메모리 제어기를 포함하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템
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제 1 항에 있어서, 상기 통신 스위치는 입력 포트, 입력 버퍼, 아비터 및 출력 포트를 구비하며, 상기 아비터는 상기 입력 포트로 입력되고 상기 입력 버퍼에 저장된 상기 데이터와 상기 어드레스가 상기 출력 포트로 전송될 수 있도록 사용허가를 하는 그랜트 신호를 전송하는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템
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제 2 항에 있어서, 상기 통신 스위치의 전송방식은 버스트 리드, 버스트 라이트, 싱글 리드 및 싱글 라이트 방식을 포함하는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템
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제 1 항에 있어서, 상기 직접 메모리 접근 제어기와 상기 메모리 제어기와의 연결, 상기 직접 메모리 접근 제어기와 상기 통신 스위치와의 연결, 및 상기 메모리 제어기와 상기 메모리와의 연결은 적어도 2 채널이 되는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템
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제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 직접 메모리 접근 제어기는 버스 시스템을 통해 프로세서와 연결되는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템
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제 5 항에 있어서, 상기 직접 메모리 접근 제어기는 내부 레지스터와 트랜스퍼 버퍼를 포함하며, 상기 내부 레지스터는 소스 레지스터, 목적지 레지스터 및 전송 모드 레지스터를 포함하는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템
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제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 메모리 제어기는 버스 시스템을 통해 프로세서와 연결되며, 메모리와 연결되어 상기 데이터와 상기 어드레스를 주고받는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템
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제 7 항에 있어서, 상기 메모리 제어기는 모드 레지스터와 트랜스퍼 버퍼를 포함하며, 상기 모드 레지스터에는 재생 시간, Cas 지연시간 및 전송 길이가 저장되는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템
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제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 통신 스위치는 주변 장치들과 연결되는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템
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