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쇼트키 장벽 관통 트랜지스터 및 그 제조방법

  • 기술번호 : KST2015081936
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 단채널 효과를 억제하면서 단순한 구조를 갖는 쇼트키 장벽 관통 트랜지스터 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 실리콘 기판 상의 채널영역 상에 형성되어 상기 실리콘 기판과 쇼트키 접합을 형성하는 게이트 전극과, 상기 게이트 전극의 양측으로 노출되는 상기 실리콘 기판 내에 형성된 소오스 및 드레인 영역을 포함하는 쇼트키 장벽 관통 트랜지스터를 제공한다.쇼트키 장벽 관통 트랜지스터, 쇼트키 접합, 금속실리사이드
Int. CL H01L 21/338 (2006.01) H01L 27/095 (2006.01)
CPC
출원번호/일자 1020060118986 (2006.11.29)
출원인 한국전자통신연구원
등록번호/일자 10-0770012-0000 (2007.10.18)
공개번호/일자
공고번호/일자 (20071025) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.11.29)
심사청구항수 18

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 장문규 대한민국 대전 유성구
2 김약연 대한민국 대전 중구
3 최철종 대한민국 대전 유성구
4 전명심 대한민국 대전 유성구
5 김태엽 대한민국 서울 은평구
6 이성재 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2006.11.29 수리 (Accepted) 1-1-2006-0884569-55
2 선행기술조사의뢰서
Request for Prior Art Search
2007.07.05 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2007.08.14 수리 (Accepted) 9-1-2007-0049461-14
4 등록결정서
Decision to grant
2007.09.28 발송처리완료 (Completion of Transmission) 9-5-2007-0525325-38
5 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
6 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
실리콘 기판의 채널영역 상에 형성되어 상기 실리콘 기판과 쇼트키 접합을 형성하는 게이트 전극; 및상기 게이트 전극의 양측으로 노출되는 상기 실리콘 기판 내에 형성된 소오스 및 드레인 영역을 포함하는 쇼트키 장벽 관통 트랜지스터
2 2
제 1 항에 있어서, 상기 게이트 전극은 전이금속 또는 희토류금속으로 이루어진 금속막으로 형성되거나, 상기 금속막과 상기 실리콘 기판이 결합된 금속실리사이드로 형성된 쇼트키 장벽 관통 트랜지스터
3 3
제 1 항에 있어서, 상기 소오스 및 드레인 영역은 금속실리사이드로 형성된 쇼트키 장벽 관통 트랜지스터
4 4
제 1 항에 있어서, 상기 소오스 및 드레인 영역은 전이금속 또는 희토류금속으로 이루어진 금속막과 상기 실리콘 기판이 결합된 금속실리사이드로 형성된 쇼트키 장벽 관통 트랜지스터
5 5
제 1 항에 있어서, 상기 실리콘 기판은 SOI(Silicon On Insulator) 기판 또는 벌크 기판으로 형성된 쇼트키 장벽 관통 트랜지스터
6 6
제 5 항에 있어서, 상기 SOI 기판은, 기계적인 지지를 위한 지지기판;상기 지지기판 상에 형성된 매립 산화층; 및상기 매립 산화층 상에 형성된 실리콘층을 포함하는 쇼트키 장벽 관통 트랜지스터
7 7
제 6 항에 있어서, 상기 소오스 및 드레인 영역은 저부가 상기 매립 산화층의 상부에 닿도록 형성된 쇼트키 장벽 관통 트랜지스터
8 8
제 1 항에 있어서, 상기 게이트 전극의 양측벽에 형성된 스페이서를 더 포함하는 쇼트키 장벽 관통 트랜지스터
9 9
제 8 항에 있어서, 상기 소오스 및 드레인 영역은 상기 스페이서에 의해 정렬되어 상기 기판 내에 형성된 쇼트키 장벽 관통 트랜지스터
10 10
실리콘 기판의 채널영역 상에 상기 실리콘 기판과 쇼트키 접합을 이루는 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및상기 스페이서의 양측으로 노출되는 상기 실리콘 기판 내에 소오스 및 드레인 영역을 형성하는 단계를 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법
11 11
제 10 항에 있어서, 상기 게이트 전극을 형성하는 단계는,상기 실리콘 기판 상에 금속막을 증착하는 단계; 및상기 채널영역 상에만 잔류되도록 상기 금속막을 식각하는 단계를 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법
12 12
제 11 항에 있어서, 상기 금속막을 식각하는 단계 후, 열처리 공정을 실시하여 잔류되는 금속막과 상기 실리콘 기판을 반응시켜 금속실리사이드를 형성하는 단계를 더 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법
13 13
제 12 항에 있어서, 상기 금속실리사이드를 형성하는 단계 후, 상기 잔류된 금속막 중 상기 실리콘 기판과 반응하지 않는 금속막을 제거하는 단계를 더 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법
14 14
제 11 항에 있어서, 상기 소오스 및 드레인 영역을 형성하는 단계는, 상기 스페이서를 포함하는 상기 기판 상에 금속막을 증착하는 단계; 및열처리 공정을 실시하여 상기 금속막과 상기 실리콘 기판을 반응시켜 금속실리사이드를 형성하는 단계를 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법
15 15
제 14 항에 있어서, 상기 금속실리사이드를 형성하는 단계 후, 상기 금속막 중 상기 실리콘 기판과 반응하지 않는 금속막을 제거하는 단계를 더 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법
16 16
제 10 항에 있어서, 상기 실리콘 기판은 SOI(Silicon On Insulator) 기판 또는 벌크 기판으로 이루어진 쇼트키 장벽 관통 트랜지스터 제조방법
17 17
제 16 항에 있어서, 상기 SOI 기판은, 기계적인 지지를 위한 지지기판;상기 지지기판 상에 형성된 매립 산화층; 및상기 매립 산화층 상에 형성된 실리콘층을 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법
18 18
제 17 항에 있어서, 상기 소오스 및 드레인 영역을 형성하는 단계는 저부가 상기 매립 산화층의 상부에 닿도록 형성하는 쇼트키 장벽 관통 트랜지스터 제조방법
지정국 정보가 없습니다
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1 US07863121 US 미국 FAMILY
2 US20080121868 US 미국 FAMILY
3 US20110068326 US 미국 FAMILY

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1 US2008121868 US 미국 DOCDBFAMILY
2 US2011068326 US 미국 DOCDBFAMILY
3 US7863121 US 미국 DOCDBFAMILY
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