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시스템 온칩 통신 구조 합성 방법

  • 기술번호 : KST2015082549
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 시스템 온칩 설계의 통신 특성에 최적화된 이종 다중 구조의 온칩 통신 구조를 합성하는 방법, 즉 시스템 전체가 하나의 온칩 버스 또는 온칩 네트워크로 구현되는 것이 아니라 각 부분별로 온칩 버스 또는 온칩 네트워크를 선택하여 생성하고 그 전체를 연결하여 시스템의 통신 구조를 합성하는 방법을 제공한다.시스템 온칩 통신 구조, 온칩 네트워크, 온칩 버스
Int. CL G06F 15/76 (2006.01) G06F 15/78 (2006.01) G06F 9/455 (2006.01) G06F 9/00 (2006.01)
CPC G06F 15/7825(2013.01) G06F 15/7825(2013.01)
출원번호/일자 1020070051854 (2007.05.29)
출원인 한국전자통신연구원
등록번호/일자 10-0892344-0000 (2009.04.01)
공개번호/일자 10-2008-0052211 (2008.06.11) 문서열기
공고번호/일자 (20090408) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보 대한민국  |   1020060122295   |   2006.12.05
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.05.29)
심사청구항수 9

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 배영환 대한민국 대전 유성구
2 조한진 대한민국 대전 서구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2007.05.29 수리 (Accepted) 1-1-2007-0391643-41
2 선행기술조사의뢰서
Request for Prior Art Search
2008.01.14 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2008.02.14 수리 (Accepted) 9-1-2008-0008925-26
4 의견제출통지서
Notification of reason for refusal
2008.09.29 발송처리완료 (Completion of Transmission) 9-5-2008-0501391-14
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2008.11.26 수리 (Accepted) 1-1-2008-0816386-48
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2008.11.26 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0816400-01
7 등록결정서
Decision to grant
2009.03.30 발송처리완료 (Completion of Transmission) 9-5-2009-0136047-06
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
시스템 온칩 통신 구조 합성 방법에 있어서,(a) 알고리즘 단계의 설계 사양이 구현된 레퍼런스 코드를 수행하여 IP 모듈들간의 통신 요구량을 분석하고 트래픽 그래프를 생성하는 단계와,(b) 상기 트래픽 그래프를 기초로 상기 IP 모듈들을 최하위 자식 노드로 하는 이진 트리를 생성하는 단계와,(c) 상기 IP 모듈들간의 지연시간 및 면적을 최소화하기 위하여 상기 이진 트리의 종단 노드보다 한 단계 상위에 있는 제1 상위 노드와 상기 제1 상위 노드보다 한 단계 상위에 있는 제2 상위 노드에 대하여 병합 방식들에 따라 중간 노드들을 병합하여 상기 이진 트리를 최적화하는 단계와,(d) 상기 IP 모듈들중 임계 경로(Critical Path)를 갖는 IP 모듈들간에 직접 경로를 삽입하는 단계와,(e) 병합된 상기 중간 노드들 각각의 최대 통신 병렬성을 구하기 위해 통신 병렬성 그래프를 구성하는 단계와,(f) 상기 통신 병렬성 그래프를 기초로 하여, 병합된 상기 중간 노드들 각각에 대한 통신 구조 타입을 결정하는 단계와,(g) 병합된 상기 중간 노드들보다 상위이며, 병합된 상기 중간 노드들을 연결하는 상위 중간 노드들의 통신 구조 타입을 결정하는 단계를 포함하는, 시스템 온칩 통신 구조 합성 방법
2 2
제1항에 있어서,상기 트래픽 그래프는 네트워크에 연결될 각 IP 모듈에 대응되는 레퍼런스 코드상의 함수들 간의 데이터 이동량 및 이동방향을 함수 별로 누적함으로써 생성되며, 각 IP 모듈들에 대응하는 노드와 이들 간의 통신 방향을 나타내는 방향성 에지(edge)와 통신량을 표시하는 에지 웨이트(weight)로 구성되는, 시스템 온칩 통신 구조 합성 방법
3 3
제1항에 있어서,상기 (b) 단계는,상기 IP 모듈들 중에서 상호 간에 통신 요구량이 많은 IP 모듈들을 두개씩 묶고 이들을 각각 자식 노드로 갖는 부모 노드들을 도입하고, 상기 자식 노드들의 모든 통신 요구를 상기 부모 노드들에 할당하고, 상기 부모 노드들 각각에 대하여 통신 요구량이 많은 순서대로 둘씩 묶고 이들을 자식 노드로 갖는 차 상위 부모 노드들을 도입하는 과정을 상기 IP 모듈들 모두가 하나의 이진 트리에 포함될 때까지 반복하는 단계를 포함하는, 시스템 온칩 통신 구조 합성 방법
4 4
제1항에 있어서,상기 (c) 단계는,i) 상기 병합 방식들에 따른 상기 노드 병합 결과를 기준으로 비용 함수를 각각 계산하는 단계와,ii) 상기 병합 방식들중 최소 비용 해를 갖는 병합 방식을 선택하는 단계와,iii) 상기 제2 상위 노드보다 한 단계 상위에 있는 제3 상위 노드와 노드 병합에 상기 제1 상위 노드 및 상기 제2 상위 노드에 대하여 선택된 노드 병합 방식을 적용한 결과를 이용하는 단계와,iv) 상기 이진 트리 전체가 포함될 때까지 상기 i) 내지 iii) 단계를 반복하는 단계를 포함하는, 시스템 온칩 통신 구조 합성 방법
5 5
제4항에 있어서,상기 병합 방식들은,종단 노드보다 한 단계 상위에 있는 두 개의 제1 상위 노드들과 이들보다 한 단계 상위에 있는 제2 상위 노드를 병합하지 않는 방식과, 상기 두 개의 제1 상위 노드들중 오른쪽 제1 상위 노드와 상기 제2 상위 노드를 병합하는 방식과, 상기 두 개의 제1 상위 노드들중 왼쪽 제1 상위 노드와 상기 제2 상위 노드를 병합하는 방식과, 상기 두 개의 제1 상위 노드들과 상기 제2 상위 노드 모두를 병합하는 방식을 포함하는, 시스템 온칩 통신 구조 합성 방법
6 6
제1항에 있어서,상기 (d) 단계는,임의의 경로를 선택하여 상기 IP 모듈들 각각이 속한 스위치 양단에 통신 채널을 연결한 후 전체적인 통신 지연 시간이 감소하면서 스위치 면적의 합이 소정의 임계치를 넘지 않으면 이러한 경로를 채택하고, 그렇지 않은 경우에는 추가된 경로를 제거하는 단계를 포함하는, 시스템 온칩 통신 구조 합성 방법
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제1항에 있어서,상기 통신 병렬성 그래프는 상기 중간 노드에서 중간 노드를 통과하는 통신 경로들간의 통신 스케쥴의 시작 및 종료 시간을 비교하여 정해진 상수 Cth 이상의 중복이 있을 경우 대응되는 노드 사이에 에지를 연결함으로써 구성되는, 시스템 온칩 통신 구조 합성 방법
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제1항에 있어서,병합된 상기 중간 노드들 각각에 대한 상기 통신 구조 타입은 온칩 버스(On_Chip_Bus), 스타형 온칩 네트워크(OCN_Star), 크로스바 스위치들의 네트워크(OCN_Switch_Network)를 포함하는, 시스템 온칩 통신 구조 합성 방법
9 9
제1항에 있어서,상기 상위 중간 노드들의 통신 구조 타입은 스타형 온칩 네트워크, 크로스바 스위치들의 네트워크, 2D 메쉬(OCN_2D_Mesh)를 포함하는, 시스템 온칩 통신 구조 합성 방법
지정국 정보가 없습니다
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