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기판;
상기 기판의 실리콘층에 형성되며 금속 실리사이드로 이루어진 소스 및 드레인;
상기 소스 및 드레인 사이에 형성된 양자점;
상기 양자점 상부에 순차적으로 형성된 게이트 절연막 및 게이트 전극을 포함하며,
상기 게이트 절연막은 상기 게이트 전극과 상기 소스, 드레인 및 양자점간의 단락을 차단하고,
상기 소스 및 드레인은 상기 양자점과 쇼트키 장벽을 형성하는 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터
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제 1항에 있어서, 상기 기판은,
실리콘 웨이퍼, 매립 산화막층, 상기 실리콘층이 순차적으로 형성된 SOI(Silicon On Insulator) 기판인 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터
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제 2항에 있어서,
상기 실리콘층의 폭 및 두께는 20 nm 이하인 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터
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삭제
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제 3항에 있어서,
상기 양자점은 20 nm 이하로 형성되는 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터
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제 1항에 있어서,
상기 게이트 절연막의 두께는 10 ~ 50 nm 이하인 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터
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제 1항에 있어서,
상기 게이트 절연막은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3) 또는 하프늄 산화막(HfO2) 중 어느 하나로 이루어지는 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터
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제 1항에 있어서,
상기 게이트 전극은 폴리실리콘 또는 금속으로 이루어진 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터
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(a) 기판을 준비하는 단계;
(b) 상기 기판의 실리콘층에 소스 및 드레인 영역과 양자점 영역을 포함하는 액티브 실리콘 패턴을 형성하는 단계;
(c) 상기 양자점 영역 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계; 및
(d) 상기 (c) 단계를 거친 결과물의 전체 상부면에 소정 두께의 금속 물질을 형성하고, 열처리를 통해 상기 소스 및 드레인 영역과 상기 게이트 전극 영역을 실리사이드화한 후, 상기 실리사이드화 공정에서 미반응된 금속 물질을 습식 식각을 이용하여 제거하는 단계를 포함하는 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터의 제조 방법
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제 9항에 있어서, 상기 (a) 단계에서,
상기 기판은 실리콘 웨이퍼, 매립 산화막층, 상기 실리콘층이 순차적으로 형성된 SOI(Silicon On Insulator) 기판인 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터의 제조 방법
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제 9항에 있어서, 상기 (b) 단계에서,
상기 기판의 실리콘층을 건식 식각 공정으로 식각하여 소스 및 드레인 영역과 양자점 영역을 포함하는 액티브 실리콘 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터의 제조 방법
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제 11항에 있어서, 상기 (b) 단계에서,
상기 액티브 실리콘 패턴을 20nm이하의 두께로 형성하는 단계를 더 포함하는 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터의 제조 방법
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제 9항에 있어서, 상기 (c) 단계에서,
상기 게이트 절연막을 10 ~ 50 nm의 두께로 형성하는 단계를 더 포함하는 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터의 제조 방법
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제 9항에 있어서, 상기 (c) 단계에서,
상기 게이트 절연막은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3) 또는 하프늄 산화막(HfO2) 중 어느 하나로 이루어지는 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터의 제조 방법
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제 9항에 있어서, 상기 (c) 단계에서,
상기 게이트 전극은 폴리실리콘 또는 금속으로 이루어진 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터의 제조 방법
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16
제 9항에 있어서, 상기 (c) 단계에서,
상기 액티브 실리콘 패턴 상부에 게이트 절연막 및 게이트 전극막을 순차적으로 형성하는 제1 단계; 및
미세 패턴을 가진 식각 마스크를 이용하여 상기 게이트 절연막 및 게이트 전극막을 식각하여 상기 양자점 영역 상부에 20 nm이하의 길이를 갖는 게이트 절연막 및 게이트 전극이 형성되도록 하는 제2 단계를 더 포함하는 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터의 제조 방법
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제 9항에 있어서, 상기 (d) 단계에서,
상기 금속 물질은, 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb), 세륨(Ce), 코발트(Cobalt),니켈(Nikel), 타이타늄(Titanium), 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터의 제조 방법
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제 9항에 있어서, 상기 (d) 단계에서,
상기 실리사이드화를 위한 열처리 온도는 400 ~ 600℃인 것을 특징으로 하는 쇼트키 장벽 단전자 트랜지스터의 제조 방법
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