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제 1 양자점, 상기 제 1 양자점 상에 상기 제 1 양자점과 전하를 서로 교환하는 전하 저장 게이트 및 상기 전하 저장 게이트 상에 상기 제 1 양자점의 전위를 조절하기 위한 제 1 게이트 전극를 포함하는 단전자 상자; 및
상기 제 1 양자점 아래에 상기 제 1 양자점에 용량적으로 결합되는 제 2 양자점, 상기 제 2 양자점의 일측에 접촉하는 소오스 및 상기 일측에 대향하는 타측에 접촉하는 드레인 및 상기 제 2 양자점 아래에 상기 제 2 양자점의 전위를 조절하는 제 2 게이트 전극을 포함하는 단전자 트랜지스터를 포함하는 반도체 장치
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제 1 항에 있어서,
상기 제 1 양자점은 폴리 실리콘을 포함하고, 상기 제 2 양자점은 결정질 실리콘을 포함하는 반도체 장치
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3
제 1 항에 있어서,
상기 제 1 양자점 또는 상기 전하 저장 게이트는 단광자를 입사받으며, 상기 단광자에 의한 상기 제 1 양자점의 전하량의 변화에 따른 상기 제 2 양자점의 전위의 변화를 통하여 단전자 트랜지스터의 전도도의 변화를 감지하여 상기 단광자를 검출하는 반도체 장치
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4
제 1 항에 있어서,
상기 단전자 상자는 상기 전하 저장 게이트와 상기 제 1 양자점 사이의 터널 절연막을 더 포함하고,
상기 단전자 트랜지스터는 상기 소오스, 상기 제 2 양자점 및 상기 드레인과 상기 제 2 게이트 전극 사이의 게이트 절연막을 더 포함하는 반도체 장치
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5
제 4 항에 있어서,
상기 제 1 양자점은 제 1 방향으로 제 1 폭과 상기 제 1 방향에 수직한 제 2 방향으로 제 2 폭을 가지는 반도체 장치
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6
제 5 항에 있어서,
상기 제 2 양자점은 상기 제 1 폭 및 상기 제 2 폭과 동일한 폭을 갖는 반도체 장치
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7
제 6 항에 있어서,
상기 제 1 및 제 2 폭들 각각은 20 nm 이하인 반도체 장치
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8
제 6 항에 있어서,
상기 제 1 및 제 2 양자점들 각각은 20 nm 이하의 두께를 갖는 반도체 장치
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9
제 4 항에 있어서,
상기 터널 절연막은 상기 제 1 양자점 상에 4nm 미만의 두께를 가지는 반도체 장치
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10
제 4 항에 있어서,
상기 단전자 상자는 상기 제 1 게이트 전극과 상기 제 1 양자점 사이의 제 2 절연막을 더 포함하는 반도체 장치
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11
제 4 항에 있어서,
상기 소오스/드레인은 실리 사이드를 포함하고, 상기 전하 저장 게이트는 실리 사이드를 포함하는 반도체 장치
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12
제 4 항에 있어서,
상기 소오스/드레인과 상기 제 2 양자점 사이의 경계는 쇼트키 장벽으로 이루어진 반도체 장치
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13
제 4 항에 있어서,
상기 제 1 및 제 2 양자점들 사이에 개재되며, 상기 제 1 및 제 2 양자점들을 용량적으로 결합하는 제 1 절연막을 더 포함하는 반도체 장치
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14
제 11 항에 있어서,
상기 제 1 절연막은 상기 제 1 양자점에 정렬되고, 상기 제 2 양자점은 상기 제 1 절연막 아래에 배치되되,
상기 제 1 절연막은 4nm 내지 10 nm의 두께를 가지는 반도체 장치
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15
제 2 게이트 전극, 상기 제 2 게이트 전극 상의 제 2 양자점 및 상기 제 2 양자점의 양측에 접촉하는 소오스/드레인을 포함하는 단전자 트랜지스터로 이루어진 감지부;
상기 제 2 양자점 상의 제 1 양자점, 상기 제 1 양자점 상의 전하 저장 게이트, 상기 전하 저장 게이트 상의 제 1 게이트 전극을 포함하는 단전자 상자로 이루어진 수광부;
상기 제 1 및 제 2 양자점들 사이에 개재되며, 상기 제 1 및 제 2 양자점들을 용량적으로 결합하는 제 1 절연막; 및
광을 조사하는 광학 장치 및 상기 광의 파장보다 작은 구멍을 갖는 광 조절부를 포함하고, 상기 수광부에 인접하여 상기 수광부에 국소적으로 단광자를 입사하는 입사부를 포함하는 반도체 장치
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16
제 2 게이트 전극 상에 제 1 양자점을 형성하고;
상기 제 1 양자점 상에 전하 저장 게이트를 형성하고;
상기 제 2 게이트 전극과 상기 제 1 양자점 사이에 제 2 양자점을 형성하고; 그리고
상기 제 2 양자점의 양측에 접촉하는 소오스/드레인을 형성하는 것을 포함하되,
상기 전하 저장 게이트, 상기 제 2 양자점 및 상기 소오스/드레인을 동시에 형성하는 반도체 장치의 제조 방법
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17
제 16 항에 있어서,
상기 전하 저장 게이트, 상기 제 2 양자점 및 상기 소오스/드레인은 자기 정렬 실리 사이드 공정을 수행하여 형성되는 반도체 장치의 제조 방법
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18
제 16 항에 있어서,
상기 실리 사이드 공정에 의해, 상기 제 2 양자점과 상기 소오스/드레인 사이의 경계는 쇼트키 장벽으로 형성되는 반도체 장치의 제조 방법
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19
제 16 항에 있어서,
상기 전하 저장 게이트, 상기 제 2 양자점 및 상기 소오스/드레인을 형성하는 것은:
제 2 게이트 전극막 상에 제 1 방향으로 제 1 폭을 가지며 상기 제 1 방향에 수직한 제 2 방향으로 연장되며 차례로 적층되는 예비 실리콘 패턴, 예비 제 1 양자점 및 예비 제 1 절연막을 형성하고;
상기 예비 실리콘 패턴 상에 상기 제 1 방향에 수직하는 제 2 방향으로 서로 대향하는 양측면 가지며 제 2 폭을 가지며 차례로 적층되는 제 1 절연막, 제 1 양자점, 제 1 터널 절연막 및 전하 저장 게이트 패턴을 형성하고;
상기 양측면 및 상기 양측면에 인접한 상기 예비 실리콘 패턴를 덮어, 상기 전하 저장 게이트 패턴 및 상기 예비 실리콘 패턴을 노출하는 측벽 절연막을 형성하고;
상기 노출된 전하 저장 게이트 패턴 및 예비 실리콘 패턴에 실리 사이드 공정을 수행하여, 전하 저장 게이트, 제 2 양자점 및 제 2 양자점의 양측에 접촉하는 소오스/드레인을 형성하는 것을 포함하는 반도체 장치의 제조 방법
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20
제 19 항에 있어서,
상기 소오스/드레인은 상기 실리 사이드 공정에 의해 상기 측벽 절연막 아래의 예비 실리콘 패턴을 반응시켜 상기 측벽 절연막 아래까지 연장되어, 상기 제 2 양자점은 상기 제 1 절연막 아래에 형성되는 반도체 장치의 제조 방법
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