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게이트와 바디가 연결되어 정상 모드시에는 문턱 전압이 감소되고 대기 모드시에는 원래의 문턱 전압으로 복원되는 제1, 2 DT-CMOS(Dynamic Threshold - Complementary Metal Oxide Semiconductor) 트랜지스터; 및 상기 제1, 2 DT-CMOS 트랜지스터의 게이트와 바디 사이에 연결되어 정상 모드시 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압을 더욱 감소시키는 다이오드 연결된 제1, 2 MOS 트랜지스터로 구성된 정상 모드 동작부; 및입력되는 동작 전압을 인버팅하여 출력하는 제1, 2 인버터; 및 상기 제1, 2 인버터의 출력단에 연결되어 대기 모드시 상기 제1, 2 DT-CMOS 트랜지스터의 바디를 전원 단자와 접지 단자에 각각 연결하여 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압을 증가시키는 제3, 4 MOS 트랜지스터로 구성된, 대기 모드시의 전력 소모를 감소시키기 위한 대기 모드 동작부를 포함하는 것을 특징으로 하는 스위칭 회로
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제 1항에 있어서, 상기 제1, 2 DT-CMOS 트랜지스터의 게이트에 하이 레벨의 동작 전압이 인가되면, 상기 제1, 2 DT-CMOS 트랜지스터의 바디 전압이 증가되어 문턱 전압이 감소되는 것을 특징으로 하는 스위칭 회로
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제 2항에 있어서, 상기 다이오드 연결된 제1, 2 MOS 트랜지스터의 턴온 전압 만큼 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압이 더욱 감소되는 것을 특징으로 하는 스위칭 회로
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제 3항에 있어서, 정상 모드시, 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압이 감소됨에 따라 상기 제1, 2 DT-CMOS 트랜지스터의 온 저항이 낮아져 온 저항에 의해 발생되는 도통 손실이 감소되는 것을 특징으로 하는 스위칭 회로
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제 1항에 있어서, 상기 제1 DT-CMOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 DT-CMOS 트랜지스터는 NMOS 트랜지스터이며, 상기 제1, 2 DT-CMOS 트랜지스터는 하나의 벌크 반도체 기판 상에 함께 형성된 것을 특징으로 하는 스위칭 회로
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제 5항에 있어서, 상기 제1 DT-CMOS 트랜지스터가 형성된 영역의 벌크 반도체 기판 상에는 딥 구조의 n형 웰이 더 형성되며, 상기 딥 구조의 n형 웰에 의해 상기 제1 DT-CMOS 트랜지스터의 p형 바디가 상기 제2 DT-CMOS 트랜지스터의 n형 바디와 서로 격리되는 것을 특징으로 하는 스위칭 회로
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제 1항에 있어서, 상기 제1 DT-CMOS 트랜지스터의 게이트에는 상기 다이오드 연결된 제1 MOS 트랜지스터의 소스가 연결되고, 바디에는 상기 다이오드 연결된 제1 MOS 트랜지스터의 게이트와 드레인이 연결되는 것을 특징으로 하는 스위칭 회로
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제 1항에 있어서, 상기 제2 DT-CMOS 트랜지스터의 게이트에는 상기 다이오드 연결된 제2 MOS 트랜지스터의 드레인과 게이트가 연결되고, 바디에는 상기 다이오드 연결된 제2 MOS 트랜지스터의 소스가 연결되는 것을 특징으로 하는 스위칭 회로
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제 1항에 있어서, 상기 제3, 4 MOS 트랜지스터의 게이트는 상기 제1, 2 인버터의 출력단에 연결되고, 소스는 전원 단자와 접지 단자에 각각 연결되며, 드레인은 상기 제1, 2 DT-CMOS 트랜지스터의 바디에 각각 연결된 것을 특징으로 하는 스위칭 회로
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구형파를 발생시키는 스위칭 회로와, 상기 스위칭 회로로부터 발생된 구형파를 필터링하여 직류 전압을 출력하는 인덕터 및 커패시터와, 상기 직류 전압의 레벨을 조절하기 위한 펄스폭 변조 신호를 생성하여 상기 스위칭 회로로 출력하는 펄스폭 변조기를 포함하되,상기 스위칭 회로는, 게이트와 바디가 연결되어 정상 모드시에는 문턱 전압이 감소되고 대기 모드시에는 원래의 문턱 전압으로 복원되는 제1, 2 DT-CMOS(Dynamic Threshold - Complementary Metal Oxide Semiconductor) 트랜지스터; 및 상기 제1, 2 DT-CMOS 트랜지스터의 게이트와 바디 사이에 연결되어 정상 모드시 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압을 더욱 감소시키는 다이오드 연결된 제1, 2 MOS 트랜지스터로 구성된 정상 모드 동작부; 및입력되는 동작 전압을 인버팅하여 출력하는 제1, 2 인버터; 및 상기 제1, 2 인버터의 출력단에 연결되어 대기 모드시 상기 제1, 2 DT-CMOS 트랜지스터의 바디를 전원 단자와 접지 단자에 각각 연결하여 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압을 증가시키는 제3, 4 MOS 트랜지스터로 구성된, 대기 모드시의 전력 소모를 감소시키기 위한 대기 모드 동작부를 포함하는 것을 특징으로 하는 휴대기기용 DC-DC 변환기
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제 11항에 있어서, 정상 모드시, 상기 제1, 2 DT-CMOS 트랜지스터의 문턱 전압이 감소됨에 따라 상기 제1, 2 DT-CMOS 트랜지스터의 온 저항이 낮아져 온 저항에 의해 발생되는 도통 손실이 감소되는 것을 특징으로 하는 휴대기기용 DC-DC 변환기
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제 11항에 있어서, 상기 제1 DT-CMOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 DT-CMOS 트랜지스터는 NMOS 트랜지스터이며, 상기 제1, 2 DT-CMOS 트랜지스터는 하나의 벌크 반도체 기판 상에 함께 형성된 것을 특징으로 하는 휴대기기용 DC-DC 변환기
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제 13항에 있어서, 상기 제1 DT-CMOS 트랜지스터가 형성된 영역의 벌크 반도체 기판 상에는 딥 구조의 n형 웰이 더 형성되며, 상기 딥 구조의 n형 웰에 의해 상기 제1 DT-CMOS 트랜지스터의 p형 바디가 상기 제2 DT-CMOS 트랜지스터의 n형 바디와 서로 격리되는 것을 특징으로 하는 휴대기기용 DC-DC 변환기
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