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광 소자를 포함하는 반도체 장치의 형성 방법

  • 기술번호 : KST2015085731
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 광 소자를 포함하는 반도체 장치의 형성 방법을 제공한다. 이 방법에 따르면, 제1 영역 및 제2 영역을 포함하는 반도체 기판을 준비하고, 상기 제1 영역의 반도체 기판 내에 제1 매몰 산화막을 형성하되, 제1 매몰 산화막 상 및 상기 제1 영역 내에 제1 반도체층이 정의된다. 제2 영역의 반도체 기판에 트렌치를 형성하여 활성부를 정의하고, 활성부의 측벽의 윗부분 및 상면 상에 캐핑 반도체 패턴을 형성한다. 이때, 활성부의 측벽의 아랫부분을 노출시킨다. 산화 공정을 수행하여 상기 활성부의 아랫부분 및 상기 캐핑 반도체 패턴을 산화시켜 산화막을 형성한다. 제1 반도체층에 제1 광 소자를 형성한다. 활성부의 미 산화된 부분은 광신호가 통과하는 코어이고, 코어의 일 단은 제1 광 소자에 연결된다.
Int. CL H01L 27/04 (2006.01)
CPC
출원번호/일자 1020090121654 (2009.12.09)
출원인 한국전자통신연구원
등록번호/일자 10-1361058-0000 (2014.02.04)
공개번호/일자 10-2011-0064885 (2011.06.15) 문서열기
공고번호/일자 (20140212) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.12.09)
심사청구항수 14

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김인규 대한민국 대전광역시 유성구
2 박대서 대한민국 인천광역시 부평구
3 홍준택 대한민국 서울특별시 성북구
4 김경옥 대한민국 서울특별시 강남구

대리인

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번호 이름 국적 주소
1 오세준 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)(특허법인 고려)
2 권혁수 대한민국 서울특별시 강남구 언주로 ***, *층(삼일빌딩, 역삼동)(KS고려국제특허법률사무소)
3 송윤호 대한민국 서울특별시 강남구 언주로 *** (역삼동) *층(삼일빌딩)(케이에스고려국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2009.12.09 수리 (Accepted) 1-1-2009-0759466-66
2 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2012.05.04 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0358760-28
3 의견제출통지서
Notification of reason for refusal		 2013.03.06 발송처리완료 (Completion of Transmission) 9-5-2013-0157116-12
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2013.04.26 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2013-0369254-29
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2013.04.26 수리 (Accepted) 1-1-2013-0369255-75
6 최후의견제출통지서
Notification of reason for final refusal		 2013.08.27 발송처리완료 (Completion of Transmission) 9-5-2013-0594413-51
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2013.09.27 수리 (Accepted) 1-1-2013-0877243-54
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2013.09.27 보정승인 (Acceptance of amendment) 1-1-2013-0877242-19
9 등록결정서
Decision to grant		 2014.01.27 발송처리완료 (Completion of Transmission) 9-5-2014-0064391-37
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제1 영역 및 제2 영역을 포함하는 반도체 기판을 준비하는 것;상기 제1 영역의 반도체 기판 내에 제1 매몰 산화막을 형성하되, 상기 제1 매몰 산화막 상 및 상기 제1 영역 내에 제1 반도체층이 정의되는 것;상기 제2 영역의 상기 반도체 기판에 트렌치를 형성하여 활성부를 정의하는 것;상기 활성부의 측벽의 윗부분 및 상면 상에 캐핑 반도체 패턴을 형성하는 것;산화 공정을 수행하여 상기 활성부의 아랫부분 및 상기 캐핑 반도체 패턴을 산화시켜 산화막을 형성하되, 상기 산화막은 상기 활성부의 미 산화된 부분(non-oxidized portion)을 둘러싸는 것; 및상기 제1 반도체층에 제1 광 소자를 형성하는 것을 포함하되, 상기 활성부의 미산화된 부분은 광신호가 통과하는 코어이고, 상기 코어의 일 단은 상기 제1 광소자에 연결되고, 상기 캐핑 반도체 패턴을 형성하는 것은,상기 트렌치를 채우는 희생 패턴을 형성하는 것;상기 트렌치 내의 상기 희생 패턴의 윗부분을 제거하여 상기 트렌치의 바닥 상에 잔존하는 아랫부분의 상기 희생 패턴으로부터 상기 활성부의 측벽의 윗부분을 노출시키는 것;상기 기판 상에 캐핑 반도체막을 콘포말하게 형성하는 것;상기 희생 패턴 상의 캐핑 반도체막을 제거하여, 상기 캐핑 반도체 패턴을 형성함과 더불어 상기 희생 패턴을 노출시키는 것; 및상기 희생 패턴을 제거하여 상기 트렌치의 바닥과 상기 활성부의 측벽의 아랫부분을 노출시키는 것을 포함하는 반도체 장치의 형성 방법
2 2
청구항 1항에 있어서,상기 산화 공정에 의하여 상기 캐핑 반도체 패턴은 완전히 산화되는 반도체 장치의 형성 방법
3 3
삭제
4 4
청구항 1항에 있어서,상기 캐핑 반도체 패턴은 연장되어 상기 제1 반도체층 상을 덮고, 상기 산화 공정에 의하여 상기 제1 반도체층 상의 캐핑 반도체 패턴의 일부분도 산화되어 상기 산화막은 상기 제1 반도체층을 덮는 반도체 장치의 형성 방법
5 5
청구항 4항에 있어서,상기 제1 광 소자를 형성하기 전에,상기 제1 반도체층 상의 상기 산화막을 제거하는 것을 더 포함하는 반도체 장치의 형성 방법
6 6
청구항 5항에 있어서,상기 제1 반도체층 상의 상기 산화막을 제거하는 것은,상기 산화막을 상기 제1 반도체층 및 상기 코어의 상면들이 노출될때까지 평탄화시키는 것을 포함하는 반도체 장치의 형성 방법
7 7
청구항 1항에 있어서,상기 캐핑 반도체막을 형성하기 전에,상기 활성부의 상면 및 측벽의 노출된 위부분 상에 버퍼막을 형성하는 것을 더 포함하는 반도체 장치의 형성 방법
8 8
청구항 7항에 있어서,상기 버퍼막은 상기 제1 반도체층 상에도 형성되는 반도체 장치의 형성 방법
9 9
청구항 1항에 있어서,상기 반도체 기판은 상기 제1 및 제2 영역들로부터 이격된 제3 영역을 더 포함하고,상기 제3 영역의 반도체 기판 내에 제2 매몰 산화막을 형성하되, 상기 제2 매몰 산화막 상 및 상기 제3 영역 내에 제2 반도체층이 정의되는 것; 및상기 제2 반도체층에 제2 광 소자를 형성하는 것을 더 포함하되, 상기 제2 광 소자는 상기 코어의 타 단에 연결되는 반도체 장치의 형성 방법
10 10
청구항 9항에 있어서,상기 제1 광 소자 및 제2 광 소자는 상기 코어 및 상기 산화 공정에 의한 상기 산화막을 형성한 후에 형성되는 반도체 장치의 형성 방법
11 11
청구항 9항에 있어서,상기 제1 및 제2 매몰 산화막들은 동시에 형성되는 반도체 장치의 형성 방법
12 12
청구항 9항에 있어서,상기 제1 및 제2 매몰 산화막들은 시목스(SIMOX) 방식에 의하여 형성되는 반도체 장치의 형성 방법
13 13
청구항 1항에 있어서,상기 캐핑 반도체 패턴은 상기 반도체 기판을 이루는 반도체 원소와 동일한 반도체 원소로 형성되는 반도체 장치의 형성 방법
14 14
청구항 1항에 있어서,상기 캐핑 반도체 패턴은 다결정 상태이고, 상기 반도체 기판은 단결정 상태인 반도체 장치의 형성 방법
15 15
청구항 1항에 있어서,상기 반도체 기판은 벌크 실리콘 기판이고, 상기 캐핑 반도체 패턴은 폴리실리콘으로 형성되고, 상기 산화 공정에 의한 상기 산화막은 실리콘 산화막으로 형성되는 반도체 장치의 형성 방법
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1 지식경제부 한국전자통신연구원 IT원천기술개발 실리콘 기반 초고속 광인터커넥션 IC