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제1 RS 래치, 제2 RS 래치;적어도 두 개의 트랜지스터를 포함하고 입력 데이터 신호, 반전 입력 데이터 신호 및 클럭 신호를 입력 받으며 상기 제1 RS 래치의 입력단과 연결된 채로 상기 제1 RS 래치로 두 개의 출력들을 제공하는 입력 트랜지스터부; 및적어도 두 개의 트랜지스터를 포함하고 상기 제1 RS 래치의 두 출력들 및 반전 클럭 신호를 입력 받으며 상기 제2 RS 래치의 입력단과 연결된 채로 상기 제2 RS 래치로 두 개의 출력들을 제공하는 중간 트랜지스터부를 포함하는 플립플롭
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제1항에 있어서,상기 제1 RS 래치 및 상기 제2 RS 래치 각각은 NOR 게이트를 이용한 RS 래치이고,상기 NOR 게이트는접지 및 상기 NOR 게이트의 출력 사이에 연결된 저항;게이트를 통해 제1 입력을 입력 받고 소스 전원(Vss)과 상기 NOR 게이트의 상기 출력 사이에 연결된 제5 트랜지스터; 및게이트를 통해 제2 입력을 입력 받고 상기 소스 전원(Vss)과 상기 NOR 게이트의 상기 출력 사이에 연결된 제6 트랜지스터를 포함하는 플립플롭
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제1항에 있어서,상기 입력 트랜지스터부는상기 입력 데이터 신호와 상기 입력 트랜지스터부의 첫 번째 출력 사이에 연결되고 게이트를 통해 상기 클럭 신호를 입력 받는 제1 트랜지스터; 및상기 반전 입력 데이터 신호와 상기 입력 트랜지스터부의 두 번째 출력 사이에 연결되고 게이트를 통해 상기 클럭 신호를 입력 받는 제2 트랜지스터를 포함하는 플립플롭
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제1항에 있어서,상기 중간 트랜지스터부는상기 제1 RS 래치의 첫 번째 출력과 상기 중간 트랜지스터부의 첫 번째 출력 사이에 연결되고 게이트를 통해 상기 반전 클럭 신호를 입력 받는 제3 트랜지스터; 및상기 제1 RS 래치의 두 번째 출력과 상기 중간 트랜지스터부의 두 번째 출력 사이에 연결되고 게이트를 통해 상기 반전 클럭 신호를 입력 받는 제4 트랜지스터를 포함하는 플립플롭
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제1항에 있어서,상기 제1 RS 래치는셋(set) 포트 및 리셋(reset) 포트를 통해 상기 입력 트랜지스터부의 두 개의 출력들을 입력 받고, 상기 중간 트랜지스터부의 두 개의 입력들로 출력 포트 및 반전 출력 포트의 출력들을 제공하는 플립플롭
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제5항에 있어서,상기 제1 RS 래치는NOR 게이트를 이용한 RS 래치이고,상기 리셋 포트가 상기 입력 트랜지스터부로 입력되는 상기 입력 데이터 신호에 대응하는 상기 입력 트랜지스터부의 첫 번째 출력과 연결되며,상기 셋 포트가 상기 입력 트랜지스터부로 입력되는 상기 반전 입력 데이터 신호에 대응하는 상기 입력 트랜지스터부의 두 번째 출력과 연결되는 플립플롭
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7
제1항에 있어서,상기 제2 RS 래치는셋 포트 및 리셋 포트를 통해 상기 중간 트랜지스터부의 두 개의 출력들을 입력 받고, 출력 포트 및 반전 출력 포트를 통해 출력 데이터 신호 및 반전 출력 데이터 신호를 출력하는 플립플롭
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8
제7항에 있어서,상기 제2 RS 래치는NOR 게이트를 이용한 RS 래치이고,상기 리셋 포트가 상기 중간 트랜지스터부로 입력되는 상기 제1 RS 래치의 출력 포트의 신호에 대응하는 상기 중간 트랜지스터부의 첫 번째 출력과 연결되며,상기 셋 포트가 상기 중간 트랜지스터부로 입력되는 상기 제1 RS 래치의 반전 출력 포트의 신호에 대응하는 상기 중간 트랜지스터부의 두 번째 출력과 연결되는 플립플롭
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9
적어도 두 개의 트랜지스터를 포함하는 입력 트랜지스터부의 입력에 입력 데이터 신호, 반전 입력 데이터 신호 및 클럭 신호를 연결하는 단계;제1 RS 래치의 두 입력들에 상기 입력 트랜지스터부의 두 출력들을 각각 연결하는 단계;적어도 두 개의 트랜지스터를 포함하는 중간 트랜지스터부의 입력에 상기 제1 RS 래치의 두 출력들 및 반전 클럭 신호를 연결하는 단계; 및제2 RS 래치의 두 입력들에 상기 중간 트랜지스터부의 두 출력들을 각각 연결하는 단계를 포함하는 플립플롭 회로 구성 방법
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제9항에 있어서,상기 제1 RS 래치 및 상기 제2 RS 래치는 NOR 게이트를 이용한 RS 래치이고,상기 NOR 게이트는접지 및 상기 NOR 게이트의 출력 사이에 연결된 저항;게이트를 통해 제1 입력을 입력 받고 소스 전원(Vss)과 상기 NOR 게이트의 상기 출력 사이에 연결된 제5 트랜지스터; 및게이트를 통해 제2 입력을 입력 받고 상기 소스 전원(Vss)과 상기 NOR 게이트의 상기 출력 사이에 연결된 제6 트랜지스터를 포함하는 플립플롭 회로 구성 방법
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제9항에 있어서,상기 입력 트랜지스터부의 입력에 상기 입력 데이터 신호, 반전 입력 데이터 신호 및 클럭 신호를 연결하는 단계는상기 입력 데이터 신호와 상기 입력 트랜지스터부의 첫 번째 출력 사이에 제1 트랜지스터를 연결하는 단계;상기 반전 입력 데이터 신호와 상기 입력 트랜지스터부의 두 번째 출력 사이에 제2 트랜지스터를 연결하는 단계; 및상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 게이트에 상기 클럭 신호를 연결하는 단계를 포함하는 플립플롭 회로 구성 방법
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제9항에 있어서,상기 중간 트랜지스터부의 입력에 상기 제1 RS 래치의 두 출력들 및 반전 클럭 신호를 연결하는 단계는상기 제1 RS 래치의 첫 번째 출력과 상기 중간 트랜지스터부의 첫 번째 출력 사이에 제3 트랜지스터를 연결하는 단계;상기 제1 RS 래치의 두 번째 출력과 상기 중간 트랜지스터부의 두 번째 출력 사이에 제4 트랜지스터를 연결하는 단계; 및상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각의 게이트에 상기 반전 클럭 신호를 연결하는 단계를 포함하는 플립플롭 회로 구성 방법
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제9항에 있어서,상기 제1 RS 래치의 입력에 상기 입력 트랜지스터부의 두 출력들을 연결하는 단계는상기 제1 RS 래치의 리셋(reset) 포트를 상기 입력 트랜지스터부로 입력되는 상기 입력 데이터 신호에 대응하는 상기 입력 트랜지스터부의 첫 번째 출력과 연결하는 단계; 및상기 제1 RS 래치의 셋(set) 포트를 상기 입력 트랜지스터부로 입력되는 상기 반전 입력 데이터 신호에 대응하는 상기 입력 트랜지스터부의 두 번째 출력과 연결하는 단계를 포함하고,상기 제1 RS 래치는 NOR 게이트를 이용한 RS 래치인 플립플롭 회로 구성 방법
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제9항에 있어서,제2 RS 래치의 입력에 상기 중간 트랜지스터부의 두 출력을 연결하는 단계는상기 제2 RS 래치의 리셋(reset) 포트를 상기 중간 트랜지스터부로 입력되는 상기 제1 RS 래치의 출력 신호에 대응하는 상기 중간 트랜지스터부의 첫 번째 출력과 연결하는 단계; 및상기 제2 RS 래치의 셋(set) 포트를 상기 중간 트랜지스터부로 입력되는 상기 제1 RS 래치의 반전 출력 신호에 대응하는 상기 중간 트랜지스터부의 두 번째 출력과 연결하는 단계를 포함하고,상기 제2 RS 래치는 NOR 게이트를 이용한 RS 래치인 플립플롭 회로 구성 방법
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