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저전력 ＳＨＡ-1 해쉬 연산 장치 및 이를 이용한 저전력ＨＭＡＣ 암호 장치

  • 기술번호 : KST2015086686
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 모바일 신뢰 컴퓨팅(Mobile Trusted Computing) 환경에 적용하는 TPM(Trusted Platform Module)에 있어서 최적화 및 저전력화 구조를 가지는 저전력 SHA-1 해쉬 연산 장치 및 이를 이용한 저전력 HMAC 암호 장치에 관한 것으로, 본 발명의 저전력 SHA-1 해쉬 연산 장치를 이용한 저전력 HMAC 암호 장치는 HMAC 연산을 위한 키데이터의 패딩 처리를 위한 키패딩부; 상기 패딩된 키데이터와 패딩상수를 XOR 연산하는 XOR 연산부; 상기 XOR 연산한 데이터에 암호화할 텍스트를 연접하는 데이터연접부; 상기 연접된 데이터의 패딩 처리를 위한 데이터패딩부; 상기 패딩된 데이터에 대한 SHA-1 해쉬 연산을 지원하는 SHA-1 해쉬 연산부; 상기 SHA-1 해쉬 연산의 결과 또는 상기 암호화할 텍스트를 선택하여 상기 데이터연접부에 인가하는 데이터선택부; 및 암호연산의 수행을 위해 필요한 데이터들을 읽어오고, 그 값들을 메모리에 저장하기 위해 상기 키패딩부, 데이터연접부 및 데이터패딩부의 동작을 제어하며, SHA-1 해쉬연산부의 해쉬 연산의 수행 순서 및 연산 결과의 저장을 제어하는 제어부를 포함하여 구성됨으로써, 유무선 환경의 네트워크 시스템과 저전력 임베디드 시스템에서 데이터의 무결성과 인증과 같은 안전성을 제공하기 위한 핵심 암호 기술로 활용될 수 있는 효과가 있다. HMAC 암호회로, SHA-1 연산, 해쉬함수
Int. CL G06F 21/00 (2006.01) G06F 17/10 (2006.01) G06F 7/00 (2006.01)
CPC
출원번호/일자 1020070068874 (2007.07.09)
출원인 한국전자통신연구원
등록번호/일자 10-0901697-0000 (2009.06.02)
공개번호/일자 10-2009-0005673 (2009.01.14) 문서열기
공고번호/일자 (20090608) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.07.09)
심사청구항수 16

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김무섭 대한민국 대전 유성구
2 김영세 대한민국 대전 유성구
3 박영수 대한민국 대전 서구
4 박지만 대한민국 대전 유성구
5 전성익 대한민국 대전 유성구
6 장종수 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 특허법인씨엔에스 대한민국 서울 강남구 언주로 **길 **, 대림아크로텔 *층(도곡동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.07.09 수리 (Accepted) 1-1-2007-0499754-10
2 선행기술조사의뢰서
Request for Prior Art Search		 2008.07.08 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2008.08.14 수리 (Accepted) 9-1-2008-0053434-65
4 의견제출통지서
Notification of reason for refusal		 2008.11.29 발송처리완료 (Completion of Transmission) 9-5-2008-0607769-21
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2009.01.28 수리 (Accepted) 1-1-2009-0054721-13
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2009.01.28 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0054722-69
7 등록결정서
Decision to grant		 2009.05.20 발송처리완료 (Completion of Transmission) 9-5-2009-0211096-15
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
해쉬 연산할 데이터를 수신하여 전달하는 데이터입력부; 하나의 32-bit 레지스터를 이용하여 상기 해쉬 연산할 데이터로 해쉬 연산을 위한 각 라운드의 중간값을 생성하는 데이터확장부; 하나의 덧셈기를 이용해 상기 생성된 해쉬 연산을 위한 각 라운드의 중간값에 대해 SHA-1 해쉬 연산을 수행하는 메시지압축부; 상기 SHA-1 해쉬 연산의 결과값을 출력하는 데이터출력부; 및 상기 데이터확장부와 상기 메시지압축부의 동작 순서를 제어하는 해쉬연산제어부를 포함하되, 상기 해쉬연산제어부는 4번에 걸쳐 XOR 연산한 값을 상기 하나의 32-bit 레지스터에 저장되도록 XOR 연산한 값을 입력하는 입력선택기를 제어하는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산 장치
2 2
제1항에 있어서, 상기 데이터확장부는, 상기 해쉬 연산할 데이터 및 상기 해쉬 연산을 위한 각 라운드의 중간값의 저장을 위한 메모리; 상기 해쉬 연산을 위한 각 라운드의 중간값을 구하는 중간 연산 결과를 저장하는 하나의 32-bit 레지스터; 상기 하나의 32-bit 레지스터에 저장된 중간 연산 결과와 상기 메모리에서 읽어온 해쉬 연산을 위한 각 라운드의 중간값을 XOR 연산하는 XOR 연산기; 상기 XOR 연산한 값 또는 상기 메모리에 저장된 상기 해쉬 연산할 데이터 및 상기 해쉬 연산을 위한 각 라운드의 중간값 중 하나를 선택하여 상기 하나의 32-bit 레지스터에 입력하는 입력선택기; 상기 하나의 32-bit 레지스터의 출력값을 1 bit 회전이동시키기 위한 회전이동연산기; 및 상기 1 bit 회전이동시킨 값 또는 상기 메모리로부터 읽어온 데이터 중 하나를 선택하여 상기 해쉬 연산을 위한 각 라운드의 중간값으로 출력하는 출력선택기를 포함하여, 데이터의 확장연산을 저전력으로 수행하는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산 장치
3 3
제1항에 있어서, 상기 메시지압축부는, 해쉬 연산을 위한 초기값과 상수값을 저장하기 위한 KH부; 제1의 데이터를 5 bit 쉬프트한 값, 하기 제2 내지 제4의 32-bit 레지스터에 각각 저장된 제2 내지 제4의 데이터를 F함수 연산한 값, 라운드 상수 값 및 상기 해쉬 연산을 위한 각 라운드의 중간값 중 선택된 하나의 값과 하기 제5의 32-bit 레지스터에 저장된 제5의 데이터를 덧셈 연산하여 저장하는 제1의 32-bit 레지스터; 상기 제1의 32-bit 레지스터에 저장된 제1의 데이터를 저장하는 제2의 32-bit 레지스터; 상기 제2의 32-bit 레지스터에 저장된 제2의 데이터를 30 bit 쉬프트하여 저장하는 제3의 32-bit 레지스터; 상기 제3의 32-bit 레지스터에 저장된 제3의 데이터를 저장하는 제4의 32-bit 레지스터 제4의 32-bit 레지스터에 저장된 제4의 데이터를 저장하는 제5의 32-bit 레지스터; 상기 제1 및 제2의 32-bit 레지스터의 데이터출력을 각각 쉬프트하는 회전쉬프트기; 상기 제2 내지 제4의 32-bit 레지스터의 제2 내지 제4의 데이터들을 F 함수 연산하는 F함수연산기; 데이터 패스를 선택하기 위한 복수의 입력선택수단; 및 한 클럭 주기마다 4번의 덧셈 연산을 반복 수행하여 상기 제1의 데이터를 계산하는 하나의 덧셈기 를 포함하여 구성된 것을 특징으로 하는 저전력 SHA-1 해쉬 연산 장치
4 4
제3항에 있어서, 상기 하나의 덧셈기는, 상기 제1의 데이터를 5 bit 쉬프트한 값, 하기 제2 내지 제4의 32-bit 레지스터에 각각 저장된 제2 내지 제4의 데이터를 F함수 연산한 값, 라운드 상수 값 및 상기 해쉬 연산을 위한 각 라운드의 중간값 중 선택된 하나의 값과 하기 제5의 32-bit 레지스터에 저장된 제5의 데이터를 덧셈 연산하여 SHA-1 해쉬 연산의 최종 80라운드의 해쉬결과값을 생성하는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산 장치
5 5
삭제
6 6
HMAC 연산을 위한 키데이터의 패딩 처리를 위한 키패딩부; 상기 패딩된 키데이터와 패딩상수를 XOR 연산하는 XOR 연산부; 상기 XOR 연산한 데이터에 암호화할 텍스트를 연접하는 데이터연접부; 상기 연접된 데이터의 패딩 처리를 위한 데이터패딩부; 상기 패딩된 데이터에 대한 SHA-1 해쉬 연산을 수행하는 SHA-1 해쉬 연산부; 상기 SHA-1 해쉬 연산의 결과 또는 상기 암호화할 텍스트를 선택하여 상기 데이터연접부에 인가하는 데이터선택부; 및 암호연산의 수행을 위해 필요한 데이터들을 읽어오고, 그 값들을 메모리에 저장하기 위해 상기 키패딩부, 데이터연접부 및 데이터패딩부의 동작을 제어하며, SHA-1 해쉬연산부의 해쉬 연산의 수행 순서 및 연산 결과의 저장을 제어하는 제어부 를 포함하여 구성되는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산을 이용한 저전력 HMAC 암호 장치
7 7
제6항에 있어서, 상기 키패딩부는 내부에 32-bit 단위의 레지스터를 사용해 512-bit single-port 키메모리로 구성되는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산을 이용한 저전력 HMAC 암호 장치
8 8
제6항에 있어서, 상기 데이터연접부와 상기 데이터 패딩부는 내부에 32-bit 단위의 레지스터를 사용해 512-bit single-port 데이터메모리로 구성되는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산을 이용한 저전력 HMAC 암호 장치
9 9
제8항에 있어서, 상기 데이터 패딩부는 SHA-1 해쉬 연산 또는 HMAC 연산에 따라 요구되는 데이터 길이로 데이터 패딩을 수행하는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산을 이용한 저전력 HMAC 암호 장치
10 10
제6항에 있어서, 상기 SHA-1 해쉬 연산부는, 해쉬 연산할 데이터를 수신하여 전달하는 데이터입력부; 하나의 32-bit 레지스터를 이용하여 상기 해쉬 연산할 데이터로 상기 해쉬 연산을 위한 각 라운드의 중간값을 생성하는 데이터확장부; 하나의 덧셈기를 이용해 상기 생성된 해쉬 연산을 위한 각 라운드의 중간값에 대해 SHA-1 해쉬 연산을 수행하는 메시지압축부; 상기 SHA-1 해쉬 연산의 결과값을 출력하는 데이터출력부; 및 상기 데이터확장부와 상기 메시지압축부의 동작 순서를 제어하는 해쉬연산제어부 를 포함하여 구성되는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산을 이용한 저전력 HMAC 암호 장치
11 11
제10항에 있어서, 상기 데이터확장부는, 상기 해쉬 연산할 데이터 및 상기 해쉬 연산을 위한 각 라운드의 중간값의 저장을 위한 메모리; 상기 해쉬 연산을 위한 각 라운드의 중간값을 구하는 중간 연산 결과를 저장하는 하나의 32-bit 레지스터; 상기 하나의 32-bit 레지스터에 저장된 중간 연산 결과와 상기 메모리에서 읽어온 해쉬 연산을 위한 각 라운드의 중간값을 XOR 연산하는 XOR 연산기; 상기 XOR 연산한 값 또는 상기 메모리에 저장된 상기 해쉬 연산할 데이터 및 상기 해쉬 연산을 위한 각 라운드의 중간값 중 하나를 선택하여 상기 하나의 32-bit 레지스터에 입력하는 입력선택기; 상기 하나의 32-bit 레지스터의 출력값을 1 bit 회전이동시키기 위한 회전이동연산기; 및 상기 1 bit 회전이동시킨 값 또는 상기 메모리에 저장된 상기 해쉬 연산할 데이터 및 상기 해쉬 연산을 위한 각 라운드의 중간값 중 하나를 선택하여 상기 해쉬 연산을 위한 각 라운드의 중간값으로 출력하는 출력선택기 를 포함하여 구성되는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산을 이용한 저전력 HMAC 암호 장치
12 12
제10항에 있어서, 상기 메시지압축부는, 해쉬 연산을 위한 초기값과 라운드 상수값을 저장하기 위한 KH부; 제1의 데이터를 5 bit 쉬프트한 값, 하기 제2 내지 제4의 32-bit 레지스터에 각각 저장된 제2 내지 제4의 데이터를 F함수 연산한 값, 라운드 상수 값 및 상기 해쉬 연산을 위한 각 라운드의 중간값 중 선택된 하나의 값과 하기 제5의 32-bit 레지스터에 저장된 제5의 데이터를 덧셈 연산하여 저장하는 제1의 32-bit 레지스터; 상기 제1의 32-bit 레지스터에 저장된 제1의 데이터를 저장하는 제2의 32-bit 레지스터; 상기 제2의 32-bit 레지스터에 저장된 제2의 데이터를 30 bit 쉬프트하여 저장하는 제3의 32-bit 레지스터; 상기 제3의 32-bit 레지스터에 저장된 제3의 데이터를 저장하는 제4의 32-bit 레지스터 제4의 32-bit 레지스터에 저장된 제4의 데이터를 저장하는 제5의 32-bit 레지스터; 상기 제1 및 제2의 32-bit 레지스터의 데이터출력을 각각 쉬프트하는 회전쉬프트기; 상기 제2 내지 제4의 32-bit 레지스터의 제2 내지 제4의 데이터들을 F 함수 연산하는 F함수연산기; 데이터 패스를 선택하기 위한 복수의 입력선택수단; 및 한 클럭 주기마다 4번의 덧셈 연산을 반복 수행하여 상기 제1의 데이터를 계산하는 하나의 덧셈기 를 포함하여 구성되는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산을 이용한 저전력 HMAC 암호 장치
13 13
제12항에 있어서, 상기 제1 내지 제5의 32 bit 레지스터는 상기 KH부로부터 초기값을 읽어와 저장하는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산 장치를 이용한 저전력 HMAC 암호 장치
14 14
제12항에 있어서, 상기 KH부에서 상기 라운드 상수값와 초기값을 이용한 80 라운드의 SHA-1 해쉬 연산이 종료된 후에 최종 결과값이 저장되는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산을 이용한 저전력 HMAC 암호 장치
15 15
제11항에 있어서, 상기 해쉬연산제어부는 4번에 걸쳐 XOR 연산한 값을 상기 하나의 32-bit 레지스터에 저장되도록 상기 입력선택기를 제어하는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산을 이용한 저전력 HMAC 암호 장치
16 16
제6항에 있어서, 상기 제어부는 SHA-1 해쉬 연산 또는 HMAC 연산을 지정하고, 상기 SHA-1 해쉬 연산 또는 HMAC 연산이 한 번만 수행될지 또는 연속되는 연산인지를 지정하는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산을 이용한 저전력 HMAC 암호 장치
17 17
해쉬 연산할 데이터를 수신하여 전달하는 데이터입력부; 하나의 32-bit 레지스터를 이용하여 상기 해쉬 연산할 데이터로 해쉬 연산을 위한 각 라운드의 중간값을 생성하는 데이터확장부; 하나의 덧셈기를 이용해 상기 생성된 해쉬 연산을 위한 각 라운드의 중간값에 대해 SHA-1 해쉬 연산을 수행하는 메시지압축부; 상기 SHA-1 해쉬 연산의 결과값을 출력하는 데이터출력부; 및 상기 데이터확장부와 상기 메시지압축부의 동작 순서를 제어하는 해쉬연산제어부 를 포함하되, 상기 메시지압축부는, 해쉬 연산을 위한 초기값과 상수값을 저장하기 위한 KH부; 제1의 데이터를 5 bit 쉬프트한 값, 하기 제2 내지 제4의 32-bit 레지스터에 각각 저장된 제2 내지 제4의 데이터를 F함수 연산한 값, 라운드 상수 값 및 상기 해쉬 연산을 위한 각 라운드의 중간값 중 선택된 하나의 값과 하기 제5의 32-bit 레지스터에 저장된 제5의 데이터를 덧셈 연산하여 저장하는 제1의 32-bit 레지스터; 상기 제1의 32-bit 레지스터에 저장된 제1의 데이터를 저장하는 제2의 32-bit 레지스터; 상기 제2의 32-bit 레지스터에 저장된 제2의 데이터를 30 bit 쉬프트하여 저장하는 제3의 32-bit 레지스터; 상기 제3의 32-bit 레지스터에 저장된 제3의 데이터를 저장하는 제4의 32-bit 레지스터; 제4의 32-bit 레지스터에 저장된 제4의 데이터를 저장하는 제5의 32-bit 레지스터; 상기 제1 및 제2의 32-bit 레지스터의 데이터출력을 각각 쉬프트하는 회전쉬프트기; 상기 제2 내지 제4의 32-bit 레지스터의 제2 내지 제4의 데이터들을 F 함수 연산하는 F함수연산기; 데이터 패스를 선택하기 위한 복수의 입력선택수단; 및 한 클럭 주기마다 4번의 덧셈 연산을 반복 수행하여 상기 제1의 데이터를 계산하는 하나의 덧셈기를 포함하고, 상기 하나의 덧셈기는, 상기 제1의 데이터를 5 bit 쉬프트한 값, 하기 제2 내지 제4의 32-bit 레지스터에 각각 저장된 제2 내지 제4의 데이터를 F함수 연산한 값, 라운드 상수 값 및 상기 해쉬 연산을 위한 각 라운드의 중간값 중 선택된 하나의 값과 하기 제5의 32-bit 레지스터에 저장된 제5의 데이터를 덧셈 연산하여 SHA-1 해쉬 연산의 최종 80라운드의 해쉬결과값을 생성하는 것을 특징으로 하는 저전력 SHA-1 해쉬 연산 장치
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