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입력되는 데이터 신호를 제1 병렬 신호들로 분할하고, 상기 제1 병렬 신호들 각각을 샘플링하여 제1 디스큐 신호를 생성하는 초고속 병렬변환기; 및
상기 제1 병렬 신호들과 상기 제1 디스큐 신호를 동시에 입력받고, 상기 제1 병렬 신호들 각각을 제2 병렬 신호들로 분할하고, 상기 제1 디스큐 신호를 제2 디스큐 신호들로 분할하고, 상기 제2 디스큐 신호들을 고려하여 상기 제2 병렬 신호들간의 스큐를 조절하고, 상기 스큐가 조절된 제2 병렬 신호들에 대해 일정 신호 처리를 수행하는 FPGA를 포함하는 병렬 수신 장치
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제1 항에 있어서, 상기 FPGA는
상기 제1 병렬 신호들 각각을 상기 제2 병렬 신호들로 분할하고, 상기 제1 디스큐 신호를 상기 제2 디스큐 신호들로 분할하는 기가비트 트랜시버들;
상기 제2 병렬 신호들과 상기 제2 디스큐 신호들을 비교하고, 비교된 결과를 고려하여 상기 제2 병렬 신호들간의 스큐를 조절하는 병렬 수신부; 및
상기 스큐가 조절된 제2 병렬 신호들에 대해 상기 일정 신호 처리를 수행하는 신호 처리부를 포함하는 병렬 수신 장치
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제2 항에 있어서, 상기 병렬 수신부는
상기 제2 디스큐 신호들을 매 클럭마다 일정 바이트의 신호가 되도록 재정렬하는 헤더 검출부; 및
상기 제1 병렬 신호들 각각의 상기 제2 병렬 신호들과 상기 재정렬된 제2 디스큐 신호들을 비교하고, 비교된 결과를 고려하여 상기 제2 병렬 신호들간의 스큐를 조절하는 스큐 조절부를 포함하는 병렬 수신 장치
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제3 항에 있어서, 상기 스큐 조절부는
각각은, 상기 제1 병렬 신호의 상기 제2 병렬 신호들과 상기 재정렬된 제2 디스큐 신호들을 비교하고, 비교된 결과를 고려하여 상기 제1 병렬 신호의 상기 제2 병렬 신호들 각각의 지연값을 계산하는 병렬 처리부들;
동일한 상기 제1 병렬 신호에 대한 상기 제2 병렬 신호들 각각의 상기 지연값이 서로 일치하도록, 상기 지연값들 각각을 보정하는 신호별 지연값 계산기; 및
각각은, 상기 제1 병렬 신호의 상기 제2 병렬 신호들 각각을 상기 보정된 지연값이 나타내는 시간만큼 지연시키는 지연기들을 포함하는 병렬 수신 장치
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제1 항에 있어서, 상기 FPGA는
상기 제2 병렬 신호들 각각마다, 상기 제2 병렬 신호의 패턴과 상기 제2 디스큐 신호들의 패턴이 서로 일치하는 상기 제2 병렬 신호상의 시점을 찾고, 상기 제2 병렬 신호들의 상기 찾아진 시점들을 고려하여 상기 제2 병렬 신호들간의 스큐를 조절하는 병렬 수신 장치
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제5 항에 있어서, 상기 FPGA는
상기 제2 병렬 신호의 패턴과 상기 제2 디스큐 신호들의 패턴이 서로 일치할 때까지 상기 제2 병렬 신호를 구성하는 비트들 중 적어도 일부를 시간축상에서 이동시키며 상기 제2 병렬 신호의 패턴과 상기 제2 디스큐 신호들의 패턴이 서로 일치하는 상기 제2 병렬 신호상의 시점을 찾는 병렬 수신 장치
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(a) 입력되는 데이터 신호를 제1 병렬 신호들로 분할하고, 상기 제1 병렬 신호들 각각을 샘플링하여 제1 디스큐 신호를 생성하는 단계; 및
(b) 상기 제1 병렬 신호들과 상기 제1 디스큐 신호를 동시에 입력받고, 상기 제1 병렬 신호들 각각을 제2 병렬 신호들로 분할하고, 상기 제1 디스큐 신호를 제2 디스큐 신호들로 분할하고, 상기 제2 디스큐 신호들을 고려하여 상기 제2 병렬 신호들간의 스큐를 조절하고, 상기 스큐가 조절된 제2 병렬 신호들에 대해 일정 신호 처리를 수행하는 단계를 포함하고,
상기 (b) 단계는 FPGA상에서 수행되는 병렬 수신 방법
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제7 항에 있어서, 상기 (b) 단계는
(b1) 상기 제1 병렬 신호들 각각을 상기 제2 병렬 신호들로 분할하고, 상기 제1 디스큐 신호를 상기 제2 디스큐 신호들로 분할하는 단계;
(b2) 상기 제2 병렬 신호들과 상기 제2 디스큐 신호들을 비교하고, 비교된 결과를 고려하여 상기 제2 병렬 신호들간의 스큐를 조절하는 단계; 및
(b3) 상기 스큐가 조절된 제2 병렬 신호들에 대해 상기 일정 신호 처리를 수행하는 단계를 포함하는 병렬 수신 방법
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제8 항에 있어서, 상기 (b2) 단계는
(b21) 상기 제2 디스큐 신호들을 매 클럭마다 일정 바이트의 신호가 되도록 재정렬하는 단계; 및
(b22) 상기 제1 병렬 신호들 각각의 상기 제2 병렬 신호들과 상기 재정렬된 제2 디스큐 신호들을 비교하고, 비교된 결과를 고려하여 상기 제2 병렬 신호들간의 스큐를 조절하는 단계를 포함하는 병렬 수신 방법
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제9 항에 있어서, 상기 (b22) 단계는
상기 제1 병렬 신호들 각각마다, 상기 제1 병렬 신호의 상기 제2 병렬 신호들과 상기 재정렬된 제2 디스큐 신호들을 비교하고, 비교된 결과를 고려하여 상기 제1 병렬 신호의 상기 제2 병렬 신호들 각각의 지연값을 계산하는 단계;
동일한 상기 제1 병렬 신호에 대한 상기 제2 병렬 신호들 각각의 상기 지연값이 서로 일치하도록, 상기 지연값들 각각을 보정하는 단계; 및
상기 제1 병렬 신호들 각각마다, 상기 제1 병렬 신호의 상기 제2 병렬 신호들 각각을 상기 보정된 지연값이 나타내는 시간만큼 지연시키는 단계를 포함하는 병렬 수신 방법
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제7 항에 있어서, 상기 (b) 단계는
상기 제2 병렬 신호들 각각마다, 상기 제2 병렬 신호의 패턴과 상기 제2 디스큐 신호들의 패턴이 서로 일치하는 상기 제2 병렬 신호상의 시점을 찾고, 상기 제2 병렬 신호들의 상기 찾아진 시점들을 고려하여 상기 제2 병렬 신호들간의 스큐를 조절하는 병렬 수신 방법
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제11 항에 있어서, 상기 (b) 단계는
상기 제2 병렬 신호의 패턴과 상기 제2 디스큐 신호들의 패턴이 서로 일치할 때까지 상기 제2 병렬 신호를 구성하는 비트들 중 적어도 일부를 시간축상에서 이동시키며 상기 제2 병렬 신호의 패턴과 상기 제2 디스큐 신호들의 패턴이 서로 일치하는 상기 제2 병렬 신호상의 시점을 찾는 병렬 수신 방법
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