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승수를 저장하고 radix에 따라 우측 쉬프트 하는 승수 저장 레지스터;상기 승수 저장 레지스터로부터 입력된 정보와 피승수 정보를 이용하여 sel_crt의 조건에 따라 결정된 피승수를 출력하는 부스 레코딩(BR)부;이전 라운드의 SUM과 CARRY에 상기 부스 레코딩(BR)부에 의해 출력된 피승수를 더하는 연산을 수행하는 제 1 캐리 저장 가산기와 상기 제 1 캐리 저장 가산기의 연산 결과 값인 SUM과 CARRY에 하기하는 리덕션 테이블(RT)부에 의한 모듈러스 부분합()을 더하는 연산을 수행하는 제 2 캐리 저장 가산기로 포함하여 구성되는 캐리 저장 가산부;상기 제 2 캐리 저장 가산기로부터 출력된 CARRY를 저장하고 비트씩 우측 쉬프트할 수 있는 C 레지스터(C_reg), SUM을 저장하고 비트씩 우측 쉬프트할 수 있는 S 레지스터(S_reg);캐리의 발생 여부를 계산하여 다음 연산 라운드에 반영해주는 2비트 가산기;모듈러스 입력 (Q,P)를 입력받아, 상기 2비트 가산기에 의한 와 sel_crt의 조건에 따라 1비트 값 와 n+6비트 값 (Q, P)를 출력하는 리덕션 테이블(RT)부;입력 신호 sel_crt에 따라 1비트 입력값을 제어하는 복수의 다중화기;상기 캐리 저장 가산부의 중간 결과값으로부터 최종 결과값을 계산하는데 사용되는 두 개의 비트 가산기를 포함하여 이루어지는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 장치
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제 1항에 있어서, 상기 승수 저장 레지스터는 n+1비트 승수 입력을 저장하고 2비트씩 우측 쉬프트할 수 있는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 장치
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제 2항에 있어서,상기 승수 저장 레지스터는 n+4비트 승수 입력을 저장하고 sel_crt신호의 조건에 따라 n+4비트 또는 n/2+2비트 단위로 2비트씩 우측 쉬프트하고 3비트 정보 와 를 출력하는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 장치
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제 1항 내지 제 3항 중 어느 하나의 항에 있어서,상기 부스 레코딩(BR)부는 피승수 정보 를 입력받아 상기 승수 저장 레지스터로부터 입력된 3비트 정보 , 과 sel_crt의 조건에 따라 1비트 값 와 n+4비트 값 를 출력하는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 장치
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제 4항에 있어서, 상기 부스 레코딩(BR)부는 입력 신호 sel_crt가 0일때는 를 하나의 n+2비트 피승수로 취급하여 의 조건에 따라 와 피승수의 배수값을 로 출력하고 sel_crt이 1일 때는 을 두 개의 n/2+1비트 피승수 B', B로 각각 취급하여 와 의 조건에 따라 의 각 배수값을 로 출력하는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 장치
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제 5항에 있어서, 상기 2비트 가산기(2-bit adder1)는 제 4항에 있어서 캐리 저장 가산의 중간 결과값SUM중 하위 n/2+3비트 S의 최하위 2비트 , 그리고 캐리 입력에 대한 덧셈을 수행하여 를 계산하는 2비트 가산기와 SUM의 상위 n/2+3비트 의 최하위 2비트 , 그리고 캐리 입력에 대한 덧셈을 수행하여 를 계산하는 2비트 가산기를 포함하여 이루어지는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 장치
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제 6항에 있어서,상기 리덕션 테이블(RT)부는 입력 신호 sel_crt가 0일때는 (Q, P)를 하나의 n비트 모듈러스 N으로 취급하여 와 N의 최하위 비트 조건에 따라 과 N의 배수값을 로 출력하고 sel_crt가 1일 때는 (Q, P)를 두 개의 n/2비트 모듈러스 Q와 P로 각각 취급하여 와 Q와 P의 각 최하위 비트 조건에 따라 와 Q, P의 각 배수값을 로 출력하는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 장치
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제 1항에 있어서,상기 C 레지스터(C_reg)는 sel_crt신호의 조건에 따라 n+4비트 단위 또는 n/2+2비트 단위로 비트씩 우측 쉬프트할 수 있는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 장치
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제 1항에 있어서,상기 S 레지스터(S_reg)는 sel_crt신호의 조건에 따라 n+4비트 단위 또는 n/2+2비트 단위로 비트씩 우측 쉬프트할 수 있는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 장치
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n+1비트 입력 A,B와 n비트 모듈러스 N에 대해 (여기서 )의 몽고메리 곱셈 연산에 있어서,승수 A의 하위 3비트 와 피승수 B를 이용하여 부스 레코딩한 결과로 부호 정보인 와 B의 배수값인 를 출력하는 1 단계;상기 출력된 를 중간 결과값 CARRY와 SUM에 캐리 저장 가산을 취하는 2 단계;상기 1단계와 2 단계에 의해 출력된 SUM의 최하위 2비트 , 그리고 이전 반복 연산의 결과로 저장된 캐리 입력값인 에 대해 2비트 덧셈을 수행하여 2비트 정보 를 계산하는 3 단계;상기 계산된 2비트 정보 와 모듈러스 N을 이용하여 부호 정보인 과 N의 배수값인 를 결정하는 4 단계;상기 결정된 를 중간 결과값 CARRY와 SUM에 캐리 저장 가산을 취하는 5 단계;다음 반복 연산을 위해 SUM의 최하위 2비트 , 그리고 이전 반복 연산의 결과로 저장된 캐리 입력값인 에 대해 2비트 덧셈을 수행하여 캐리 출력값으로 을 갱신하는 6 단계;상기 캐리 저장 가산에 의한 CARRY와 SUM을 각각 2비트씩 우측 쉬프트시키는 7 단계;상기 일련의 과정을 번 반복한 다음 CARRY와 SUM을 더해서 최종 결과값을 출력하는 8 단계를 포함하여 이루어지는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 방법
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제 10항에 있어서,상기 제 1 단계의 부스 레코딩은 피승수 정보 를 입력받아 상기 승수 저장 레지스터로부터 입력된 3비트 정보 , 과 sel_crt의 조건에 따라 1비트 값 와 n+4비트 값 를 출력하는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 방법
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제 11항에 있어서, 상기 부스 레코딩은 입력 신호 sel_crt가 0일때는 를 하나의 n+2비트 피승수로 취급하여 의 조건에 따라 와 피승수의 배수값을 로 출력하고 sel_crt이 1일 때는 을 두 개의 n/2+1비트 피승수 B', B로 각각 취급하여 와 의 조건에 따라 의 각 배수값을 로 출력하는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 방법
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제 11항에 있어서,상기 제 3단계는 캐리 저장 가산의 중간 결과값 SUM중 하위 n/2+3비트 S의 최하위 2비트 , 그리고 캐리 입력에 대한 덧셈을 수행하여 를 계산하는 단계와 SUM의 상위 n/2+3비트 의 최하위 2비트 , 그리고 캐리 입력에 대한 덧셈을 수행하여 를 계산하는 단계를 포함하여 이루어지는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 방법
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제 11항에 있어서,제 4단계는 입력 신호 sel_crt가 0일때는 (Q, P)를 하나의 n비트 모듈러스 N으로 취급하여 와 N의 최하위 비트 조건에 따라 과 N의 배수값을 로 출력하고 sel_crt가 1일 때는 (Q, P)를 두 개의 n/2비트 모듈러스 Q와 P로 각각 취급하여 와 Q와 P의 각 최하위 비트 조건에 따라 와 Q, P의 각 배수값을 로 출력하는 것을 특징으로 하는 중국인 나머지 정리(CRT)와 캐리 저장 가산 기반의 모듈러 곱셈 방법
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