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Ｓｎ-Ｉｎ계 솔더를 이용한 반도체 칩의 본딩 방법

  • 기술번호 : KST2015087413
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법에 관한 것으로, 보다 상세하게는 제1 반도체 칩 또는 제1 기판 상에 적어도 하나의 층으로 이루어진 제1 금속층을 증착하는 단계와,제2 반도체 칩 또는 제2 기판 상에 적어도 하나의 층으로 이루어진 제2 금속층 및 Sn-In계 솔더층을 순차적으로 증착하는 단계와, 상기 제1 금속층과 상기 Sn-In계 솔더층이 서로 대향되도록 정렬시키는 단계와, 무플럭스 솔더링 방법을 이용하여 상기 제1 반도체 칩 또는 상기 제1 기판과 상기 제2 반도체 칩 또는 상기 제2 기판을 서로 플립칩 본딩하는 단계를 포함하며, 실 예로는 반도체 또는 광전 소자 등의 솔더 본딩 후 솔더 조성의 급격한 변화와 이에 따른 용융점의 상승으로 이후 다른 소자의 솔더링 중에 기 접합된 소자의 솔더 접합부가 용융되지 않고 고상으로 계속 유지되는 특징을 보여주므로 특히 멀티칩 또는 적층칩의 솔더링시 동일 조성의 Sn-In계 솔더와 동일 솔더링 온도를 사용했음에도 불구하고 다수의 칩을 순차적으로 편리하게 본딩시킬 수 있어 패키징 비용의 절감 및 생산성의 향상을 이룰 수 있는 효과가 있다. Sn-In계 솔더 , 멀티칩, 적층칩, 스택 본딩, 무플럭스 솔더 본딩, 플립칩 본딩
Int. CL H01L 21/60 (2006.01) H01L 23/12 (2006.01) H01L 23/50 (2006.01)
CPC
출원번호/일자 1020040095876 (2004.11.22)
출원인 한국전자통신연구원
등록번호/일자 10-0572151-0000 (2006.04.12)
공개번호/일자
공고번호/일자 (20060424) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2004.11.22)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 문종태 대한민국 대전 유성구
2 이종현 대한민국 대전 서구
3 엄용성 대한민국 대전 서구
4 김성일 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2004.11.22 수리 (Accepted) 1-1-2004-0544833-50
2 선행기술조사의뢰서
Request for Prior Art Search		 2005.12.14 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2006.01.13 수리 (Accepted) 9-1-2006-0002671-15
4 등록결정서
Decision to grant		 2006.04.07 발송처리완료 (Completion of Transmission) 9-5-2006-0201466-12
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
(a) 제1 반도체 칩 또는 제1 기판 상에 적어도 하나의 층으로 이루어진 제1 금속층을 증착하는 단계; (b) 제2 반도체 칩 또는 제2 기판 상에 적어도 하나의 층으로 이루어진 제2 금속층 및 Sn-In계 솔더층을 순차적으로 증착하는 단계; (c) 상기 제1 금속층과 상기 Sn-In계 솔더층이 서로 대향되도록 정렬시키는 단계; 및 (d) 무플럭스 솔더링 방법을 이용하여 상기 제1 반도체 칩 또는 상기 제1 기판과 상기 제2 반도체 칩 또는 상기 제2 기판을 서로 플립칩 본딩하는 단계를 포함하여 이루어진 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법
2 2
제 1 항에 있어서, 상기 제1 및 제2 기판은 반도체 기판, 세라믹 기판 또는 폴리머 기판 중 어느 하나로 이루어진 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법
3 3
제 1 항에 있어서, 상기 제1 또는 제2 기판 상에 적층칩 또는 멀티칩을 형성하도록 복수개의 제1 또는 제2 반도체 칩을 플립칩 본딩하는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법
4 4
제 1 항에 있어서, 상기 제1 및 제2 금속층은 금(Au)/니켈(Ni) 또는 백금(Pt)/티탄(Ti) 또는 크롬(Cr)으로 이루어진 UBM 금속층인 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법
5 5
제 1 항에 있어서, 상기 단계(b)에서, 상기 Sn-In계 솔더층의 상부에 금(Au)층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법
6 6
제 1 항에 있어서, 상기 단계(b)에서, 상기 Sn-In계 솔더층은 17∼28(wt
7 7
제 1 항에 있어서, 상기 단계(b)에서, 상기 Sn-In계 솔더층은 진공 열증착법, 전자빔 증착법 또는 전해 도금법 중 어느 하나의 방법에 의해 증착되는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법
8 8
제 1 항에 있어서, 상기 단계(d)에서, 상기 무플럭스 솔더링 시 불활성 가스 분위기, 환원성 가스 분위기 또는 이들을 혼합한 포밍 가스 분위기 중 어느 하나의 가스 분위기에서 실시하는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법
9 9
제 1 항에 있어서, 상기 단계(d)에서, 상기 무플럭스 솔더링 시 150℃ 내지 200℃의 온도 범위에서 실시하는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법
10 10
제 1 항에 있어서, 상기 단계(d)에서, 상기 무플럭스 솔더링 시 소정의 정적 압력 하에서 실시하는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법
11 10
제 1 항에 있어서, 상기 단계(d)에서, 상기 무플럭스 솔더링 시 소정의 정적 압력 하에서 실시하는 것을 특징으로 하는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법
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