| 1 |
1
모듈러 감산 연산을 위해 n비트의 N을 좌측 쉬프트시키는 제1 단계;부호 예측 기법을 사용하여 감산을 수행하는 제2 단계;상기 연산의 결과값의 부호 비트에 따라 결과(R) 값을 선택하는 제3 단계; 및상기 결과(R) 값을 우측 쉬프트하여 최종 결과값을 출력하는 제4 단계로 이루어지는 것을 특징으로 하는 부호 예측 기법을 이용한 고속 모듈러 감산 방법
|
| 2 |
2
제1항에 있어서, 상기 N을 좌측 쉬프트시키는 제1 단계는N의 최상위 비트가 ‘1’이 될 때까지 계속 조사하여 ‘0’이면 N을 좌측 쉬프트시키고, 쉬프트 횟수 L을 하나씩 증가시키는 것을 특징으로 하는 부호 예측 기법을 이용한 고속 모듈러 감산 방법
|
| 3 |
3
제2항에 있어서, 상기 부호 예측 기법을 사용하여 감산을 수행하는 제2단계는상기 쉬프트 횟수 L값을 이용하여 k+L+1번 감산을 수행하는 것을 특징으로 하는 부호 예측 기법을 이용한 고속 모듈러 감산 방법
|
| 4 |
4
제2항에 있어서, 상기 R을 우측 쉬프트하여 결과값을 출력하는 제4 단계는상기 쉬프트 횟수 L값을 참조하여 R을 연속적으로 우측 쉬프트시키는 것을 특징으로 하는 부호 예측 기법을 이용한 고속 모듈러 감산 방법
|
| 5 |
5
n비트 입력값을 저장하고 좌측 쉬프트할 수 있는 레지스터(N); [log2n]비트의 계산값을 저장할 수 있는 레지스터(L) 및 카운터; n+2 비트 캐리 저장 가산기; 캐리 저장 가산기의 입력값을 선택하는 제1 및 제2 다중화기; n+2 비트 값을 저장할 수 있는 레지스터(C); n+k+3 비트 값을 저장할 수 있는 레지스터(S); 캐리 예측 정보를 출력하는 4비트 가산기; 최종 결과값을 계산하는 w비트 가산기; n+1 비트 값을 저장하고 우측 쉬프트할 수 있는 최종 출력값 레지스터(R);및상태에 따라 전체 동작을 제어하기 위한 제어 로직으로 구성되는 것을 특징으로 하는 부호 예측 기법을 이용한 모듈러 감산 장치
|
| 6 |
6
제5항에 있어서, 상기 n비트 입력값을 저장하고 좌측 쉬프트할 수 있는 레지스터(N)는 최상위 비트가 ‘1’일 때까지 매 클락마다 한 비트씩 좌측 쉬프트시키는 쉬프트 레지스터와, 상기 레지스터의 최상위 비트가 ‘0’일 때 매번 ‘1’씩 증가시키는 [log2n]비트 레지스터와 카운터로 구성된 것을 특징으로 하는 부호 예측 기법을 이용한 모듈러 감산 장치
|
| 7 |
7
제5항에 있어서, 상기 제1 다중화기는,부호 예측 기법을 이용한 감산 과정과 최종적으로 N을 더하고 선택하는 과정을 수행하기 위해 N레지스터에 저장된 값, 이를 다시 비트별 역원시킨 값, 0등 세가지 입력을 선택하는 것을 특징으로 하는 부호 예측 기법을 이용한 모듈러 감산 장치
|
| 8 |
8
제5항에 있어서, 상기 제2 다중화기는C 레지스터에 저장된 값을 두배시킨 값, 이를 다시 최하위 비트를 ‘1’로 대체시킨 2C+1값, R 레지스터에 저장된 값 등 세가지 입력을 선택할 수 있는 부호 예측 기법을 이용한 모듈러 감산 장치
|
| 9 |
9
제5항에 있어서, 상기 제어로직은상기 l비트와 부호 예측 정보 Y를 입력받아 제어신호를 발생하는 유한 스테이트 머신으로 구현된 것을 특징으로 하는 부호 예측 기법을 이용한 모듈러 감산 장치
|
