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시스템 클럭(CK0)을 분주하는 분주기(54)와, 동위상 채널 PN열과 반위상 채널 PN열에 의해 각각 확산된 동위상 데이터와 반위상 데이터를 소정의 클럭(CK(2N)B)에 의해 각각 받아들여 저장하는 제1 및 제2의 시프트 레지스터(44,45)와, 소정 비트의 두 입력 데이터를 가산하여 출력하는 가산기(52)와, 이 가산기(52)의 출력을 받아들여 소정의 출력 비트 수만을 선택하여 출력하는 레지스터(53)를 포함하고, 탭수 T(여기서, T는 짝수), 인터플래이션 비 1 : N, 계수 비트수 B, 출력 비트수 A를 갖는 위상 변조 방식 시스템의 유한 임펄스 응답(FIR) 필터 회로에 있어서, 상기 FTR 필터는 상기 시스템 클럭(CK0)의 2분주 클럭(CK1)과 4분주 클럭(CK4)에 의해 제어되어, 동위상 채널 데이터 IR1[T/2N-1:0] 및 IR2[0:T/2N-1]와, 반위상 채널 데이터 QR1[T/2N-1:0] 및 QR2[0:T/2N-1]를 다중화하여 적산계수를 독출하기 위한 어드레스로서 출력하는 T/2N+log2N 비트 4:1 멀티플렉서(48)와; 상기 적산계수를 저장하고 있고 상기 시스탬 클럭(CK0)의 입력에 응답하여 상기 멀티플렉서(48)로부터 제공되는 상기 어드레스가 지정하는 의치에 저장된 적산계수를 출력하는 하나의 ROM(49)과; 상기 ROM(38)으로 부터 순서대로 출력되는 상기 적산계수를 상기 시스템 클럭의 반전 클럭(CK0B)에 동기되어 순서대로 2단으로 받아들여 저장한 후, 각각에 저장된 상기1 ROM의 출력을 상기 가산기(52)로 상기 소정 비트의 두 입력 데이터로서 제공하는 제1 및 제2의 레지스터(39,40)를 포함하고, 상기 제1시프트 레지스터(44)의 상위 T/2N비트 IR1[T/2N-1:0] 중 먼저 입력된 데이터 비트는 최하위 비트로서 규정되고, 가장 최근에 입력된 비트는 최상위 비트로서 규정되며, 하위T/2N비트 IR2[0:T/2N-1:0] 중 먼저 입력된 데이터 비트는 최상의 비트로서 규정되고, 가장 최근에 입력된 비트를 최하위 비트로서 규정되고, 마찬가지 방법으로, 상기 제2 시프트 레지스터(45)의 상위 T/2N비트 QR1[T/2N-1:0]과 하의 T/2N비트 QR2[0:T/2N-1:0]를 각각 규정하는 것을 특징으로 하는 위상 변조 방식 시스템의 FIR 필터회로
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제1항에 있어서, 상기 멀티플렉서(48)는 제어신호 CK2=0, CK=0일 때, CK(2N), CK(N), CK(N/2), … , IR1[T/2N-1:0]을 선택하여 출력하고, CK2=0, CK=1일 때에는 CK(2N)B, CK(N)B, CK(N/2)B,…, IR2[0:T/2N-1]를 선택하여 출력하며, CK2=1, CK=0일 때 CK(2N), CK(N), CK(N/2), …, QR1[T/2N-1:0]을 선택하여 출력하고, CK2=1, CK=1일 때에는 CK(2N)B, CK(N)B, CK(N/2)B,…, QR2[0:T/2N-1]를 선택하여 출력하는 것을 특징으로 하는 위상 변조 방식 시스템의 FIR 필터 회로
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