| 1 |
1
외부로부터 입력되는 n비트의 제1데이터로부터 순차적으로 1비트의 데이터인 제1비트값을 추출하여 출력하는 제1데이터 선택기; 상기 제1비트값에 대응하여 외부로부터 입력되는 모듈러값과 n비트의 제2데이터를 상기 제1비트값과 외부로부터 입력되는 소정의 제2비트값에 따라 합산하여 제1합을 출력하고, 상기 합산과정에서 발생하는 캐리를 상위 비트쪽으로 1비트 이동시켜 제1캐리를 출력하는 제1캐리저장 덧셈기; 상기 제1합, 상기 제1캐리, 및 제1연산값을 합산하여 산출된 합 및 캐리를 각각 하위 비트쪽으로 1비트 이동시킨 제2합 및 제2캐리를 출력하는 제2캐리저장 덧셈기; n비트의 크기를 가지며, 하위 n/2비트에 상기 제2합을 저장하는 제1레지스터; 및 n비트의 크기를 가지며, 하위 n/2비트에 상기 제2캐리를 저장하는 제2레지스터;를 포함하고, 상기 제2데이터는 제1캐리저장 덧셈기의 최초 덧셈연산시에는 외부로부터 입력되는 데이터이고, 이후의 덧셈연산시에는 상기 제2레지스터에 저장되어 있는 n비트의 데이터이며, 상기 제1연산값은 상기 제1레지스터에 저장되어 있는 n비트의 데이터이고, 상기 제2비트값은 상기 제2데이터의 최하위비트값과 상기 제1비트값을 곱하여 얻어진 값에 제1레지스터의 최하위비트값을 더한 값인 것을 특징으로 하는 모듈러 연산 장치
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| 2 |
2
제 1항에 있어서, 상기 제1레지스터에서 소정 비트단위로 상기 제2합의 하위비트부터 독출한 데이터를 상기 제2레지스터에서 소정 비트단위로 상기 제2캐리의 하위비트부터 독출한 데이터와 합산하여 합산값을 출력하는 덧셈기; 상기 덧셈기로부터 입력되는 상기 합산값에서 피감산값을 감하여 감산값을 출력하는 감산기; 및 상기 감산기로의 상기 합산값의 입력동작과 연동하여 상기 모듈러값을 하위비트부터 소정 비트단위로 추출한 상기 피감산값을 상기 감산기에 제공하는 제2데이터 선택기;를 더 포함하고, 상기 덧셈기로부터 출력되는 상기 합산값은 상기 제1레지스터의 상위 소정 비트에 저장되며, 상기 감산기로부터 출력되는 상기 감산값은 상기 제2레지스터의 상위 소정 비트에 저장되는 것을 특징으로 하는 모듈러 연산 장치
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| 3 |
3
제 2항에 있어서, 상기 합산값 및 상기 감산값이 입력되기 전에 상기 제1 및 제2레지스터의 데이터는 하위비트 쪽으로 상기 소정 비트만큼 이동되는 것을 특징으로 하는 모듈러 연산 장치
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| 4 |
4
제 2항에 있어서, 상기 덧셈기 및 상기 감산기는 32비트 단위로 연산을 수행하며, 상기 소정 비트단위는 32비트인 것을 특징으로 하는 모듈러 연산 장치
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| 5 |
5
제 1항 또는 제 2항에 있어서, 상기 제1캐리저장 덧셈기 및 상기 제2캐리저장 덧셈기는 시스템 클럭의 상승모서리에서 하위 n/2비트에 대한 연산을 수행하고, 상기 시스템 클럭의 하강 모서리에서 상위 n/2비트에 대한 연산을 수행하는 것을 특징으로 하는 모듈러 연산 장치
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| 6 |
6
복수의 n비트의 데이터가 저장되는 데이터 저장부; 데이터 선택을 지시하는 제어신호에 의해 상기 데이터 저장부에 저장되어 있는 데이터 중에서 제1데이터를 선택하여 출력하는 제1데이터 선택부; 상기 데이터 선택을 지시하는 제어신호에 의해 상기 데이터 저장부에 저장되어 있는 데이터 중에서 제2데이터를 선택하여 출력하는 제2데이터 선택부; 상기 제1 및 제2데이터를 입력받아 모듈러 곱셈을 수행하여 제1연산값과 제2연산값을 산출하는 모듈러 곱셈부; 상기 제1연산값과 상기 제2연산값을 합하여 제3연산값을 산출하고 상기 제3연산값에서 모듈러값을 감하여 제4연산값을 산출하는 리덕션부; 및 상기 제4연산값 산출과정에서 자리빌림신호의 발생여부에 따라 상기 제3연산값 및 상기 제4연산값을 선택적으로 출력하는 제3데이터 선택부;를 포함하는 것을 특징으로 하는 RSA 암호 연산 시스템
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| 7 |
7
제 6항에 있어서, 외부로부터 데이터를 입력받아 상기 데이터 저장부에 제공하는 입력 인터페이스부; 상기 제3데이터 선택부로부터 입력받은 데이터를 외부로 출력하는 출력 인터페이스부; 및 상기 데이터 저장부로부터 연산에 필요한 데이터의 선택을 지시하는 제어신호를 상기 제1 및 제2선택부로 출력하고, 상기 모듈러 곱셈부의 곱셈동작, 상기 리덕션부의 리덕션동작을 제어하는 제어신호를 출력하는 제어부;를 더 포함하는 것을 특징으로 하는 RSA 암호 연산 시스템
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| 8 |
8
제 6항 또는 제 7항에 있어서, 상기 모듈러 곱셈부는, 상기 제1데이터 선택부로부터 입력되는 상기 제1데이터로부터 순차적으로 1비트의 데이터인 제1비트값을 추출하여 출력하는 제3데이터 선택부; 상기 제1비트값에 대응하여 상기 모듈러값과 상기 제2데이터를 상기 제1비트값과 외부로부터 입력되는 소정의 제2비트값에 따라 합산하여 제1합을 출력하고, 상기 합산과정에서 발생하는 캐리를 상위 비트쪽으로 1비트 이동시켜 제1캐리를 출력하는 제1캐리저장 덧셈부; 상기 제1합, 상기 제1캐리, 및 제2연산값을 합산하여 산출된 합 및 캐리를 각각 하위 비트쪽으로 1비트 이동시킨 제2합 및 제2캐리를 출력하는 제2캐리저장 덧셈부; n비트의 크기를 가지며, 하위 n/2비트에 상기 제2합을 저장하는 제1레지스터부; 및 n비트의 크기를 가지며, 하위 n/2비트에 상기 제2캐리를 저장하는 제2레지스터부;를 포함하며, 상기 제2데이터는 상기 제1캐리저장 덧셈기의 최초 덧셈연산시에는 상기 제2데이터 선택부로부터 입력되는 데이터이고, 이후의 덧셈연산시에는 상기 제2레지스터에 저장되어 있는 상기 제2연산값이며, 상기 제1연산값은 상기 제1레지스터에 저장되어 있는 n비트의 데이터이고, 상기 제2비트값은 상기 제2데이터의 최하위비트값과 상기 제1비트값을 곱하여 얻어진 값에 제1레지스터의 최하위비트값을 더한 값인 것을 특징으로 하는 RSA 암호 연산 시스템
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| 9 |
9
제 6항 또는 제 7항에 있어서, 상기 리덕션부는, 상기 제1레지스터부에서 소정 비트단위로 상기 제2합의 하위비트부터 독출한 데이터를 상기 제2레지스터부에서 소정 비트단위로 상기 제2캐리의 하위비트부터 독출한 데이터와 합산하여 합산값을 출력하는 덧셈부; 상기 덧셈부로부터 입력되는 상기 합산값에서 피감산값을 감하여 감산값을 출력하는 감산부; 및 상기 감산부로의 상기 합산값의 입력동작과 연동하여 상기 모듈러값을 하위비트부터 소정 비트단위로 추출한 상기 피감산값을 상기 감산기에 제공하는 제4데이터 선택부;를 포함하고, 상기 덧셈부로부터 출력되는 상기 합산값은 상기 제1레지스터부의 상위 소정 비트에 저장되며, 상기 감산부로부터 출력되는 상기 감산값은 상기 제2레지스터부의 상위 소정 비트에 저장되는 것을 특징으로 하는 RSA 암호 연산 시스템
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| 10 |
10
제 7항에 있어서, 상기 합산값 및 상기 감산값이 입력되기 전에 상기 제1 및 제2레지스터의 데이터는 하위비트 쪽으로 상기 소정 비트만큼 이동되는 것을 특징으로 RSA 암호 연산 시스템
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| 11 |
11
제 7항에 있어서, 상기 덧셈부 및 상기 감산부는 32비트 단위로 연산을 수행하며, 상기 소정 비트단위는 32비트인 것을 특징으로 하는 RSA 암호 연산 시스템
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| 12 |
12
제 6항에 있어서, 상기 제1캐리저장 덧셈부 및 상기 제2캐리저장 덧셈부는 시스템 클럭의 상승모서리에서 상기 하위 n/2비트에 대한 연산을 수행하고, 상기 시스템 클럭의 하강 모서리에서 상기 상위 n/2비트에 대한 연산을 수행하는 것을 특징으로 하는 RSA 암호 연산 시스템
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13
외부로부터 입력되는 n비트의 제1데이터로부터 순차적으로 1비트의 데이터인 제1비트값을 추출하는 비트데이터 추출단계; 상기 추출된 제1비트값에 대응하여 외부로부터 입력되는 모듈러값과 n비트의 제2데이터를 상기 제1비트값과 외부로부터 입력되는 소정의 제2비트값에 따라 합산하여 산출한 제1합을 출력하는 제1합 산출단계; 상기 제1합 산출단계에서 발생하는 제1캐리를 상위 비트쪽으로 1비트 이동시켜 출력하는 제1캐리 출력단계; 상기 제1합, 상기 제1캐리, 및 제1연산값을 합산하여 산출한 제2합을 하위 비트쪽으로 1비트 이동시켜 출력하는 제2합 산출단계; n비트의 크기를 가지는 제1레지스터의 하위 n/2비트에 상기 제2합을 저장하는 제2합 저장단계; 상기 제2합 산출단계에서 발생하는 제2캐리를 하위 비트쪽으로 1비트 이동시켜 출력하는 제2캐리 출력단계; 및 n비트의 크기를 가지는 제2레지스터의 하위 n/2비트에 상기 제2캐리를 저장하는 제2캐리 저장단계;를 포함하고, 상기 제2데이터는 상기 제1합 산출단계가 최초로 수행되는 경우에는 외부로부터 입력되는 데이터이고, 이후의 상기 제1합 산출단계의 수행시에는 상기 제2데이터는 상기 제1캐리저장 덧셈기의 최초 덧셈연산시에는 상기 제2데이터 선택부로부터 입력되는 데이터이고, 이후의 덧셈연산시에는 상기 제2레지스터에 저장되어 있는 n비트의 데이터이고, 상기 제1연산값은 상기 제1레지스터에 저장되어 있는 n비트의 데이터이며, 상기 제2비트값은 상기 제2데이터의 최하위비트값과 상기 제1비트값을 곱하여 얻어진 값에 제1레지스터의 최하위비트값을 더한 값이고, 상기 비트데이터 추출단계 내지 상기 제2캐리 저장단계는 상기 제1데이터의 모든 비트에 대해 반복적으로 수행되는 것을 특징으로 하는 모듈러 연산 방법
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제 13항에 있어서, 상기 제1레지스터에서 소정 비트단위로 상기 제2합의 하위비트부터 독출한 데이터를 상기 제2레지스터에서 소정 비트단위로 상기 제2캐리의 하위비트부터 독출한 데이터와 합산하여 합산값을 산출하는 합산값 산출단계; 상기 합산값을 입력받아 상기 합산값에서 피감산값을 감하여 감산값을 산출하는 감산값 산출단계; 상기 합산값을 상기 제1레지스터의 상위 소정 비트에 저장하는 합산값 저장단계; 및 상기 감산값을 상기 제2레지스터의 상위 소정 비트에 저장하는 감산값 저장단계;를 더 포함하며, 상기 피감산값은 상기 합산값 입력동작과 연동하여 상기 모듈러값을 하위비트부터 소정 비트단위로 추출한 데이터이고, 상기 합산값 산출단계 내지 상기 감산값 저장단계는 상기 제1데이터의 모든 비트에 대해 상기 비트데이터 추출단계 내지 상기 제2캐리 저장단계가 수행된 후에 반복적으로 수행되는 것을 특징으로 하는 모듈러 연산 방법
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제 14항에 있어서, 상기 제1데이터의 모든 비트에 대해 상기 합산값 산출단계 내지 상기 감산값 저장단계가 수행되면, 상기 감산값 산출단계의 최종 수행과정에서 자리빌림이 발생하면 상기 제1레지스터에 저장되어 있는 데이터를 결과값으로 출력하고, 상기 자리빌림이 발생하지 않으면 상기 제2레지스터에 저장되어 있는 데이터를 상기 결과값으로 출력하는 단계를 더 포함하는 것을 특징으로 하는 모듈러 연산 방법
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제 13항 내지 제15항 중 어느 한 항에 있어서, 상기 합산값 및 상기 감산값이 입력되기 전에 상기 제1 및 제2레지스터의 데이터는 하위비트 쪽으로 상기 소정 비트만큼 이동되는 것을 특징으로 하는 모듈러 연산 방법
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17
제 13항 내지 제15항 중 어느 한 항에 있어서, 상기 합산값 산출단계 및 상기 감산값 산출단계는 시스템 클럭의 상승모서리에서 상기 하위 n/2비트에 대한 연산을 수행하고, 상기 시스템 클럭의 하강 모서리에서 상기 상위 n/2비트에 대한 연산을 수행하는 것을 특징으로 하는 모듈러 연산 방법
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18
외부로부터 입력되는 n비트의 제1데이터로부터 순차적으로 1비트의 데이터인 제1비트값을 추출하는 비트데이터 추출단계; 상기 추출된 제1비트값에 대응하여 외부로부터 입력되는 모듈러값과 n비트의 제2데이터를 상기 제1비트값과 외부로부터 입력되는 소정의 제2비트값에 따라 합산하여 산출한 제1합을 출력하는 제1합 산출단계; 상기 제1합 산출단계에서 발생하는 제1캐리를 상위 비트쪽으로 1비트 이동시켜 출력하는 제1캐리 출력단계; 상기 제1합, 상기 제1캐리, 및 제1연산값을 합산하여 산출한 제2합을 하위 비트쪽으로 1비트 이동시켜 출력하는 제2합 산출단계; n비트의 크기를 가지는 제1레지스터의 하위 n/2비트에 상기 제2합을 저장하는 제2합 저장단계; 상기 제2합 산출단계에서 발생하는 제2캐리를 하위 비트쪽으로 1비트 이동시켜 출력하는 제2캐리 출력단계; 및 n비트의 크기를 가지는 제2레지스터의 하위 n/2비트에 상기 제2캐리를 저장하는 제2캐리 저장단계;를 포함하고, 상기 제2데이터는 상기 제1합 산출단계가 최초로 수행되는 경우에는 외부로부터 입력되는 데이터이고, 이후의 상기 제1합 산출단계의 수행시에는 상기 제2데이터는 상기 제1캐리저장 덧셈기의 최초 덧셈연산시에는 상기 제2데이터 선택부로부터 입력되는 데이터이고, 이후의 덧셈연산시에는 상기 제2레지스터에 저장되어 있는 n비트의 데이터이고, 상기 제1연산값은 상기 제1레지스터에 저장되어 있는 n비트의 데이터이며, 상기 제2비트값은 상기 제2데이터의 최하위비트값과 상기 제1비트값을 곱하여 얻어진 값에 제1레지스터의 최하위비트값을 더한 값이고, 상기 비트데이터 추출단계 내지 상기 제2캐리 저장단계는 상기 제1데이터의 모든 비트에 대해 반복적으로 수행되는 것을 특징으로 하는 모듈러 연산 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체
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외부로부터 입력되는 n비트의 제1데이터로부터 순차적으로 1비트의 데이터인 제1비트값을 추출하는 비트데이터 추출단계; 상기 추출된 제1비트값에 대응하여 외부로부터 입력되는 모듈러값과 n비트의 제2데이터를 상기 제1비트값과 외부로부터 입력되는 소정의 제2비트값에 따라 합산하여 산출한 제1합을 출력하는 제1합 산출단계; 상기 제1합 산출단계에서 발생하는 제1캐리를 상위 비트쪽으로 1비트 이동시켜 출력하는 제1캐리 출력단계; 상기 제1합, 상기 제1캐리, 및 제1연산값을 합산하여 산출한 제2합을 하위 비트쪽으로 1비트 이동시켜 출력하는 제2합 산출단계; n비트의 크기를 가지는 제1레지스터의 하위 n/2비트에 상기 제2합을 저장하는 제2합 저장단계; 상기 제2합 산출단계에서 발생하는 제2캐리를 하위 비트쪽으로 1비트 이동시켜 출력하는 제2캐리 출력단계; 및 n비트의 크기를 가지는 제2레지스터의 하위 n/2비트에 상기 제2캐리를 저장하는 제2캐리 저장단계;를 포함하고, 상기 제2데이터는 상기 제1합 산출단계가 최초로 수행되는 경우에는 외부로부터 입력되는 데이터이고, 이후의 상기 제1합 산출단계의 수행시에는 상기 제2데이터는 상기 제1캐리저장 덧셈기의 최초 덧셈연산시에는 상기 제2데이터 선택부로부터 입력되는 데이터이고, 이후의 덧셈연산시에는 상기 제2레지스터에 저장되어 있는 n비트의 데이터이고, 상기 제1연산값은 상기 제1레지스터에 저장되어 있는 n비트의 데이터이며, 상기 제2비트값은 상기 제2데이터의 최하위비트값과 상기 제1비트값을 곱하여 얻어진 값에 제1레지스터의 최하위비트값을 더한 값이고, 상기 비트데이터 추출단계 내지 상기 제2캐리 저장단계는 상기 제1데이터의 모든 비트에 대해 반복적으로 수행되는 것을 특징으로 하는 모듈러 연산 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체
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