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규소게르마늄을 이용한 바이씨모스 소자 제조 방법

  • 기술번호 : KST2015088713
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 바이폴라 트랜지스터 및 CMOS 트랜지스터가 동일 기판 상에 형성된 바이씨모스 소자의 제조 방법에 관한 것으로, 화학증착법(CVD)이나 분자선증착법(MBE)으로 캐리어의 이동도가 높은 규소게르마늄 에피택셜층을 얇게 증착하여 바이폴라 트랜지스터의 베이스를 형성하므로써 고주파(Radio Frequency) 집적회로의 구현이 가능하도록 한 규소게르마늄을 이용한 바이씨모스 소자 제조 방법에 관해 게시된다. BICMOS, 규소게르마늄층, 베이스
Int. CL H01L 27/06 (2006.01)
CPC H01L 21/823892(2013.01) H01L 21/823892(2013.01) H01L 21/823892(2013.01) H01L 21/823892(2013.01) H01L 21/823892(2013.01)
출원번호/일자 1020010049489 (2001.08.17)
출원인 한국전자통신연구원
등록번호/일자 10-0395159-0000 (2003.08.06)
공개번호/일자 10-2003-0015644 (2003.02.25) 문서열기
공고번호/일자 (20030819) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2001.08.17)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 이승윤 대한민국 서울특별시관악구
2 박찬우 대한민국 서울특별시성북구
3 김상훈 대한민국 대전광역시중구
4 심규환 대한민국 대전광역시유성구
5 강진영 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2001.08.17 수리 (Accepted) 1-1-2001-0205270-34
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
3 선행기술조사의뢰서
Request for Prior Art Search		 2003.05.14 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2003.06.13 수리 (Accepted) 9-1-2003-0023478-32
5 등록결정서
Decision to grant		 2003.06.30 발송처리완료 (Completion of Transmission) 9-5-2003-0250401-90
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

소정의 공정을 통해 반도체 기판에 소자 분리막, 바이폴라의 콜렉터, 콜렉터 연결부, n-웰 및 p-웰이 각각 형성된 상태에서 상기 n-웰 및 p-웰의 반도체 기판상에 게이트 산화막을 형성하는 단계와,

전체 상부에 게르마늄을 포함하는 에피택셜층 및 저온 산화막을 순차적으로 형성하는 단계와,

상기 콜렉터의 소정 영역, 콜렉터 연결부, n-웰 및 p-웰 상의 상기 저온 산화막을 제거하는 단계와,

상기 콜렉터 연결부의 상기 에피택셜층을 제거한 후 전체 상부면에 전도층을 형성하는 단계와,

상기 전도층 및 상기 n-웰 및 상기 p-웰에 형성된 상기 에피택셜층을 동시에 패터닝하여 상기 콜렉터의 소정 영역 상에는 에미터가 형성되고, 상기 콜렉터 연결부에는 전극이 형성되며, 상기 n-웰 및 p-웰의 소정 영역에는 게이트가 형성되도록 하는 단계와,

상기 n-웰 및 p-웰 상의 노출된 상기 게이트 산화막을 제거하는 단계와,

불순물 이온 주입 공정을 통해 상기 에피택셜층에 불순물을 주입하면서 상기 에미터가 형성되지 않은 상기 콜렉터의 나머지 영역에 외부 베이스를 형성하고, 상기 n-웰 및 p-웰에는 저농도 불순물 영역을 형성하는 단계와,

상기 전도층의 측벽에 절연막을 형성하는 단계와,

상기 콜렉터 상부 및 주변 영역의 상기 에피택셜층만을 잔류시켜 상기 에피택셜층으로 이루어지는 외부 베이스 전극을 형성하는 단계와,

상기 n-웰 및 p-웰에 LDD 구조의 소오스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 규소게르마늄을 이용한 바이씨모스 소자 제조 방법

2 2

제 1 항에 있어서

상기 LDD 구조의 소오스/드레인을 형성한 후 상기 전도층 및 에피택셜층 상에 실리사이드층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 규소게르마늄을 이용한 바이씨모스 소자 제조 방법

3 3

소정의 공정을 통해 반도체 기판에 소자 분리막, 바이폴라의 콜렉터, 콜렉터 연결부, n-웰 및 p-웰이 각각 형성된 상태에서 상기 바이폴라의 콜렉터, 상기 콜렉터 연결부, 상기 n-웰 및 p-웰의 반도체 기판 상에 산화막을 형성하는 단계와,

상기 n-웰에 PMOS 트랜지스터를 형성하고, 상기 p-웰에 NMOS 트랜지스터를 형성하는 단계와,

상기 콜렉터 및 상기 콜렉터 연결부 상의 상기 산화막을 제거하는 단계와,

상기 콜렉터의 상부를 포함한 주변 영역에 게르마늄을 포함하는 에피택셜층으로 이루어진 베이스를 형성하는 단계와,

전체 상부면에 저온 산화막을 증착한 후 상기 베이스의 소정 영역 및 상기 콜렉터 연결부 상의 상기 저온 산화막을 제거하는 단계와,

전체 상부면에 전도층을 형성한 후 패터닝하여 상기 저온 산화막이 제거된 상기 베이스의 소정 영역 상에는 에미터가 형성되고, 상기 콜렉터 연결부 상에는 전극이 형성되도록 하는 단계와,

상기 저온 산화막을 제거한 후 불순물 이온 주입을 통해 상기 에미터가 형성되지 않은 영역의 상기 콜렉터에는 외부 베이스를 형성하고, 노출된 상기 베이스로 외부 베이스 전극을 형성하는 단계와,

상기 에미터 및 콜렉터 연결부 상의 전극 측벽에 측벽 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 규소게르마늄을 이용한 바이씨모스 소자 제조 방법

4 4

제 1 항 또는 제 3 항에 있어서,

상기 에피택셜층은 규소게르마늄 혼합물로 이루어진 것을 특징으로 하는 규소게르마늄을 이용한 바이씨모스 소자 제조 방법

5 5

제 3 항에 있어서,

상기 에미터 및 콜렉터 연결부 상의 전극 측벽에 측벽 절연막이 형성되면서, 상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터의 게이트 상부의 상기 열산화막도 동시에 제거되는 것을 특징으로 하는 바이씨모스 소자 제조 방법

6 6

제 3 항에 있어서,

상기 측벽 절연막을 형성한 후 상기 트랜지스터의 게이트 및 소오스/드레인, 상기 전도층 및 상기 베이스 상에 실리사이드층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 규소게르마늄을 이용한 바이씨모스 소자 제조 방법

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패밀리정보가 없습니다
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