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페리퍼럴(peripheral), 인터페이스(interface) 및 비스트 모듈(Build-In-Self-Test module: BIST module)중 적어도 하나를 구현하고 재구성 가속기(reconfigurable accelerator: RA)를 포함하는 로직 레이어(logic layer) - 상기 재구성 가속기는 상기 로직 레이어의 빈공간에 위치하며 상기 메모리 장치가 처리하는 작업의 적어도 일부를 처리함 -; 및데이터를 저장하는 적어도 하나의 데이터 레이어(data layer)를 포함하는 메모리 장치
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제1항에 있어서,상기 재구성 가속기는,프로세싱 엘리먼트(processing elements:PE)를 포함하고, 상기 프로세싱 엘리먼트는 어레이(array)구조로 연결된 메모리 장치
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제2항에 있어서,제1 프로세싱 엘리먼트는 상기 제1 프로세싱 엘리먼트에 인접한 제2 프로세싱 엘리먼트와 연결되고, 상기 데이터를 상기 제2 프로세싱 엘리먼트와 송수신하는 메모리 장치
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제2항에 있어서,상기 프로세싱 엘리먼트는, 상기 데이터를 연산하는 기능부(functional unit: fu)를 포함하는 메모리 장치
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제1항에 있어서,상기 로직 레이어는, 로컬 메모리(local memory)를 포함하는 메모리 장치
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제5항에 있어서,상기 로컬 메모리는,복수 개의 캐시(cache)로 구성된 제1 로컬 캐시;및상기 데이터 레이어 및 상기 제1 로컬 캐시 사이를 연결하는 제2 로컬 캐시를 포함하는 메모리 장치
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제6항에 있어서,상기 재구성 가속기가 동작하지 않는 경우, 상기 제2 로컬 캐시는 상기 데이터 레이어의 로우 버퍼(low buffer)로 사용되는 메모리 장치
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제1항에 있어서,상기 로직 레이어 및 상기 적어도 하나의 데이터 레이어의 크기는 동일한 메모리 장치
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제1항에 있어서,상기 로직 레이어에서 페리퍼럴(peripheral), 인터페이스(interface) 및 비스트 모듈(BIST module) 중 적어도 하나를 구현하는 제1 공간은, 상기 로직 레이어의 중심부에 위치하는 메모리 장치
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제1항에 있어서,상기 로직 레이어는 상기 적어도 하나의 데이터 레이어의 하부에 배치되는 메모리 장치
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데이터를 저장하는 적어도 하나의 데이터 레이어; 및상기 적어도 하나의 데이터 레이어의 하부에 배치되는 로직 레이어를 포함하고,상기 로직 레이어는, 페리퍼럴(peripheral), 인터페이스(interface) 및 비스트 모듈(BIST module) 중 적어도 하나를 구현하는 제1 영역 및 재구성 가속기를 포함하는 제2 영역을 포함하는 메모리 장치
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제11항에 있어서,상기 제1 영역은 상기 로직 레이어의 중심부에 위치하고, 상기 제2 영역은 상기 제1 영역을 제외한 나머지 로직 레이어 영역인 메모리 장치
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제11항에 있어서,상기 로직 레이어 및 상기 적어도 하나의 데이터 레이어는 쓰로우-실리콘-비아(Through-Silicon-Via:TSV)를 이용하여 적층된 메모리 장치
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제11항에 있어서,상기 로직 레이어는, 로컬 메모리(local memory)를 포함하는 메모리 장치
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제14항에 있어서,상기 로컬 메모리는,복수 개의 캐시(cache)로 구성된 제1 로컬 캐시;및상기 데이터 레이어 및 상기 제1 로컬 캐시 사이를 연결하는 제2 로컬 캐시를 포함하는 메모리 장치
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페리퍼럴(peripheral), 인터페이스(interface) 및 비스트 모듈(BIST module)을 구현하고 재구성 가속기(reconfigurable accelerator: RA)를 포함하는 로직 레이어(logic layer)를 형성하는 단계 - 상기 재구성 가속기는 상기 로직 레이어의 빈공간에 위치하며 상기 메모리 장치가 처리하는 작업의 적어도 일부를 처리함 -; 및데이터를 저장하는 적어도 하나의 데이터 레이어(data layer)를 형성하는 단계를 포함하는 메모리 장치의 제조 방법
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제16항에 있어서,상기 로직 레이어 및 상기 적어도 하나의 데이터 레이어는 쓰로우-실리콘-비아(Through-Silicon-Via:TSV)를 이용하여 적층된 메모리 장치의 제조 방법
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제16항에 있어서,상기 재구성 가속기에, 프로세싱 엘리먼트(processing elements:PE)를 형성하고, 상기 프로세싱 엘리먼트를 어레이(array)구조로 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법
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제16항에 있어서,상기 로직 레이어에, 로컬 메모리(local memory)를 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법
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제19항에 있어서,상기 로컬 메모리에,복수 개의 캐시(cache)로 구성된 제1 로컬 캐시를 형성하는 단계;및상기 데이터 레이어 및 상기 제1 로컬 캐시 사이를 연결하는 제2 로컬 캐시를 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법
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