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기설정된 주기로 출력 신호가 변화하도록 설정된 룩업 테이블을 이용하여 상기 기설정된 주기의 펄스 신호를 생성하는 내부 클럭; 및상기 룩업 테이블을 이용하고, 상기 펄스 신호를 이용하여 설정된 지연 시간만큼 입력 신호를 지연하여 지연된 입력 신호를 출력하는 지연 제어부를 포함하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션을 위한 지연회로
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청구항 1에 있어서,상기 내부 클럭은,상기 룩업 테이블의 입력 비트 중 한 비트를 토글하여 출력하도록 설정되는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션을 위한 지연회로
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청구항 2에 있어서,상기 내부 클럭은,상기 펄스 신호 발생 여부를 제어하는 리셋 신호가 입력되는 제1 입력 단자, 상기 펄스 신호를 출력하는 출력 단자 및 상기 펄스 신호를 입력받는 제2 입력 단자를 포함하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션을 위한 지연 회로
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청구항 1에 있어서,상기 지연 제어부는,상기 기설정된 주기에 지연 배수를 곱하여 상기 지연 시간을 연산하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션을 위한 지연회로
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청구항 1에 있어서,상기 지연 시간은,단위 기능을 수행하는 기능 수행부의 상기 단위 기능의 수행 시간에 대응하도록 설정되는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션을 위한 지연회로
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6
청구항 1에 있어서,상기 지연 제어부는,지연 입력 신호가 입력되는 지연 입력 단자, 상기 펄스 신호가 입력되는 클럭 입력 단자, 상기 기설정된 주기에 곱해지는 지연 배수가 입력되는 지연 배수 입력 단자 및 상기 지연된 입력 신호를 출력하는 지연 출력 단자를 포함하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션을 위한 지연 회로
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비동기 회로에 포함된 단위 기능마다 설정되어 상기 단위 기능을 수행하는 기능 수행부;FPGA 내부의 룩업 테이블을 이용하여 상기 기능 수행부마다 생성되어 있고, 입력 신호를 기설정된 지연 시간만큼 지연하여 지연된 입력 신호를 출력하는 지연회로; 및입력 신호를 상기 지연 회로 및 상기 기능 수행부에 송신하고, 지연 회로로부터 상기 지연된 입력 신호를 수신하는 제어부를 포함하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 장치
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8
청구항 7에 있어서,상기 지연회로는,기설정된 주기로 출력 신호가 변화하도록 설정된 상기 룩업 테이블을 이용하여 상기 기설정된 주기의 펄스 신호를 이용하여 상기 지연 시간을 연산하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 장치
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9
청구항 8에 있어서,상기 지연회로는,상기 룩업 테이블의 입력 비트 중 한 비트를 토글하여 출력하도록 하여 상기 펄스 신호를 생성하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 장치
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10
청구항 8에 있어서,상기 지연회로는,상기 기설정된 주기에 지연 배수를 곱하여 상기 지연 시간을 연산하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 장치
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11
청구항 7에 있어서,상기 지연 시간은,상기 단위 기능의 수행 시간에 대응하도록 설정되는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 장치
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청구항 7에 있어서,상기 기능 수행부는,상기 단위 기능마다 다른 수행 시간을 갖는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 장치
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13
청구항 7에 있어서,상기 제어부는,상기 지연된 입력 신호 수신 시, 다른 지연회로 및 다른 기능 수행부에 상기 입력 신호를 송신하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 장치
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청구항 7에 있어서,상기 기능 수행부는,상기 입력 신호 수신 시 상기 단위 기능을 수행하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 장치
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15
청구항 9에 있어서,상기 제어부는,상기 단위 기능의 수행 순서에 따라 상기 입력 신호를 상기 기능 수행부 및 상기 지연회로에 송신하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 장치
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16
제어부가 입력 신호를 지연 회로 및 기능 수행부에 송신하는 단계;비동기 회로에 포함된 단위 기능마다 설정된 상기 기능 수행부가, 상기 입력 신호 수신 시 상기 단위 기능을 수행하는 단계;FPGA 내부의 룩업 테이블을 이용하여 상기 기능 수행부마다 생성된 상기 지연회로가, 상기 입력 신호를 기설정된 지연 시간만큼 지연하여 지연된 입력 신호를 출력하는 단계; 및상기 제어부가 상기 지연회로로부터 상기 지연된 입력 신호를 수신하는 단계를 포함하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 방법
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청구항 16에 있어서,상기 출력하는 단계는,기설정된 주기로 출력 신호가 변화하도록 설정된 상기 룩업 테이블을 이용하여 상기 기설정된 주기의 펄스 신호를 이용하여 상기 지연 시간을 연산하는 단계를 포함하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 방법
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청구항 17에 있어서,상기 출력하는 단계는,상기 룩업 테이블의 입력 비트 중 한 비트를 토글하여 출력하도록 하여 상기 펄스 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 방법
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청구항 17에 있어서,상기 출력하는 단계는,상기 기설정된 주기에 지연 배수를 곱하여 상기 지연 시간을 연산하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 방법
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청구항 16에 있어서,상기 수신하는 단계 후,상기 제어부가 상기 단위 기능의 수행 순서에 따라, 다른 지연회로 및 다른 기능 수행부에 상기 입력 신호를 송신하는 단계를 더 포함하는 것을 특징으로 하는 FPGA에서의 비동기 회로의 시뮬레이션 방법
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