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적층형 반도체 모듈

  • 기술번호 : KST2015090418
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 복수개의 로직 칩을 적층 구조로 형성하고, 복수의 로직 칩은 제일 하단의 로직 칩상에 함께 적층된 복수의 메모리 칩을 SPI(Serial Peripheral Interface) 방식과 같은 인터페이스를 통해 선택적으로 제어하는 적층형 반도체 모듈에 관한 것으로, 본 발명에 따른 적층형 반도체 모듈은, 제1 로직 칩; 상기 제1 로직 칩보다 면적이 작고, 상기 제1 로직 칩 상에 적층되는 제2 로직 칩; 상기 제1 로직 칩 상에 적층된 복수의 메모리 칩; 상기 제1 로직 칩 상이면서, 상기 복수의 메모리 칩과 상기 제2 로직 칩 아래에 마련되고, 재배선 경로가 형성되어 있는 재배선층을 포함하는 것을 특징으로 한다.
Int. CL H01L 23/50 (2006.01)
CPC H01L 25/073(2013.01) H01L 25/073(2013.01) H01L 25/073(2013.01)
출원번호/일자 1020120055169 (2012.05.24)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2013-0131548 (2013.12.04) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.02.03)
심사청구항수 3

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 최광성 대한민국 대전 유성구
2 엄용성 대한민국 대전 유성구
3 배현철 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2012.05.24 수리 (Accepted) 1-1-2012-0415449-15
2 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)
2013.01.23 수리 (Accepted) 1-1-2013-0064539-16
3 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)
2013.08.28 수리 (Accepted) 1-1-2013-0783024-35
4 [대리인사임]대리인(대표자)에 관한 신고서
[Resignation of Agent] Report on Agent (Representative)
2014.11.18 수리 (Accepted) 1-1-2014-1111027-13
5 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
6 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)
2016.10.14 수리 (Accepted) 1-1-2016-0998376-81
7 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)
2017.02.03 수리 (Accepted) 1-1-2017-0115876-11
8 선행기술조사의뢰서
Request for Prior Art Search
2018.01.10 수리 (Accepted) 9-1-9999-9999999-89
9 의견제출통지서
Notification of reason for refusal
2018.03.09 발송처리완료 (Completion of Transmission) 9-5-2018-0169058-71
10 선행기술조사보고서
Report of Prior Art Search
2018.03.09 발송처리완료 (Completion of Transmission) 9-6-2018-0035471-39
11 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2018.04.13 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0370666-34
12 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2018.04.13 수리 (Accepted) 1-1-2018-0370664-43
13 등록결정서
Decision to grant
2018.09.20 발송처리완료 (Completion of Transmission) 9-5-2018-0648169-98
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제1 로직 칩;상기 제1 로직 칩 상에 적층되는 재배선층;상기 재배선층 상에 적층되는 제2 로직 칩;상기 재배선층 상에 적층되는 복수의 메모리 칩들; 및인터페이스를 포함하며,상기 재배선층에는 재배선 경로가 형성되어 있고,상기 제2 로직 칩은 상기 제1 로직 칩보다 면적이 작고,상기 복수의 메모리 칩들의 각각은 상기 제1 로직 칩보다 면적이 작으며,상기 제2 로직 칩과 상기 복수의 메모리 칩들은 상기 제1 로직 칩에 대하여 병렬배치 되고,상기 인터페이스는 상기 제1 로직 칩과 상기 제2 로직 칩의 각각을 상기 복수의 메모리 칩들의 각각에 연결하는 적층형 반도체 모듈
2 2
제 1 항에 있어서, 상기 제2 로직 칩 상에 하나 이상의 로직 칩이 더 적층되는 적층형 반도체 모듈
3 3
제 1 항에 있어서, 상기 복수의 메모리 칩들의 각각은 TSV 방식 또는 와이어 본딩 방식을 통해 전기적으로 연결되는 적층형 반도체 모듈
4 4
삭제
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.