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1
제 1 클럭 신호에 응답하여 소정 시간 지연된 제 2 클럭 신호를 생성하는 지연 동기 루프;상기 제 1 및 제 2 클럭 신호를 수신하고, 제 1 및 제 2 디지털 제어 신호에 응답하여 제 3 및 제 4 클럭 신호를 출력하는 복수의 지연 회로들; 및상기 제 3 및 제 4 클럭 신호를 수신하여 지연 시간을 검출하고, 상기 검출된 지연 시간을 보상하기 위한 상기 제 1 및 제 2 디지털 제어 신호를 생성하는 피드백 제어부를 포함하는 지연 시간 조절회로
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제 1 항에 있어서,상기 제 2 클럭 신호는 상기 제 1 클럭 신호에 대하여 반전된 지연 시간 조절회로
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3
제 1 항에 있어서,상기 제 1 및 제 2 디지털 제어 신호는 서로 상보적으로 구성되는 지연 시간 조절회로
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4
제 1 항에 있어서,상기 복수의 지연 회로들 각각은 제 1 및 제 2 전류부를 포함하며,상기 제 1 전류부는 복수의 제 1 스위칭 소자들 및 제 1 트랜지스터들로 구성되어 상기 제 1 디지털 제어 신호에 응답하여 동작하고,상기 제 2 전류부는 복수의 제 2 스위칭 소자들 및 제 2 트랜지스터들로 구성되어 상기 제 2 디지털 제어 신호에 응답하여 동작하는 지연 시간 조절회로
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5
제 4 항에 있어서,상기 제 1 및 제 2 전류부 각각에서 출력되는 전류량은 상기 제 1 및 제 2 트랜지스터들의 동작 수에 기반하여 조절되는 지연 시간 조절회로
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6
제 5 항에 있어서,상기 제 1 전류부의 출력되는 전류량과 상기 제 2 전류부의 출력되는 전류량의 합은 항상 동일하게 출력되는 지연 시간 조절회로
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7
제 1 항에 있어서,상기 제 2 클럭 신호를 생성할 때, 지연된 상기 소정 시간을 동일한 시간 간격으로 K 등분하는 지연 시간 조절회로
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8
제 1 항에 있어서,상기 피드백 제어부는 상기 제 3 및 제 4 클럭 신호의 위상차에 기초하여 상기 검출된 지연 시간을 보상하기 위한 위상값을 체크하고, 상기 위상값에 기반하여 상기 제 1 및 제 2 디지털 제어 신호를 생성하는 지연 시간 조절회로
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9
제 8 항에 있어서, 상기 피드백 제어부는 상기 복수의 지연 회로들 각각에서 검출된 지연 시간이 보상되지 않았으면, 상기 제 1 및 제 2 디지털 제어 신호를 다시 생성하여, 상기 복수의 지연 회로들 각각에 다시 인가하는 지연 시간 조절회로
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10
클럭 신호의 시간을 조절하는 지연 시간 조절 방법에 있어서,제 1 클럭 신호에 응답하여 소정 시간 지연된 제 2 클럭 신호를 생성하는 단계;상기 제 1 및 제 2 클럭 신호를 수신하고, 제 1 및 제 2 디지털 제어 신호에 응답하여 제 3 및 제 4 클럭 신호를 출력하는 단계; 및상기 제 3 및 제 4 클럭 신호를 참조하여 지연 시간을 검출하고, 상기 검출된 지연 시간을 보상하기 위한 상기 제 1 및 제 2 디지털 제어 신호를 생성하는 단계를 포함하는 지연 시간 조절 방법
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11
제 10 항에 있어서,상기 제 2 클럭 신호는 상기 제 1 클럭 신호에 대하여 반전된 위상을 갖는 지연 시간 조절 방법
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12
제 10 항에 있어서,상기 제 1 디지털 제어 신호에 응답하여 결정되는 제 1 전류의 전류량과 상기 제 2 디지털 제어 신호에 응답하여 결정되는 제 2 전류의 전류량에 기초하여 상기 검출된 지연 시간이 보상되는 지연 시간 조절 방법
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13
제 12 항에 있어서, 상기 제 1 전류의 전류량 및 상기 제 2 전류의 전류량의 합은 항상 동일하게 제어되는 지연 시간 조절 방법
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