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요구된 샘플링 레이트(sampling rate)를 기반으로 인터폴레이션 필터(interpolation filter)의 동작을 위한 인에이블(enable) 신호들을 생성하는 인에이블 생성부;임의의 데이터(data)로부터 입력 값들을 생성하는 입력 생성부;인터폴레이션 동작이 수행되는 한 주기의 시간 구간들 중에서 제1 계산부에 할당된 제1 시간 구간에서 상기 인에이블 신호들 중 제1 인에이블 신호 및 상기 입력 값들 중 제1 입력 값들을 기반으로, 상기 요구된 샘플링 레이트를 가지는 제1 출력 값을 생성하는 제1 계산부;상기 인터폴레이션 동작이 수행되는 한 주기의 시간 구간들 중에서 제2 계산부에 할당된 제2 시간 구간에서 상기 인에이블 신호들 중 제2 인에이블 신호 및 상기 입력 값들 중 제2 입력 값들을 기반으로, 상기 요구된 샘플링 레이트를 가지는 제2 출력 값을 생성하는 제2 계산부; 및미리 설정된 선택 기준을 기반으로 상기 제1 출력 값 또는 상기 제2 출력 값을 최종 출력으로 선택하는 출력 선택부를 포함하고,상기 한 주기는 상기 인터폴레이션 필터가 입력 데이터 레이트를 최대 M배로 증가시키는 경우 M개의 시간 구간들로 구성되고,상기 제1 시간 구간과 상기 제2 시간 구간은 서로 다른 시간 구간이고, 상기 제1 시간 구간에서는 상기 제1 계산부가 동작되고, 상기 제2 시간 구간에서는 상기 제2 계산부가 동작되는 것을 특징으로 하는 인터폴레이션 필터
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청구항 1에 있어서,상기 인에이블 생성부는,상기 인터폴레이션 필터에서 사용되는 클럭(clock) 신호를 미리 정의된 값으로 분주하여 상기 인에이블 신호들을 생성하는 것을 특징으로 하는 인터폴레이션 필터
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청구항 2에 있어서,상기 인에이블 생성부는,상기 클럭 신호를 2 내지 2N(N은 정수)로 분주하여 상기 입력 생성부를 위한 인에이블 신호, 상기 제1 계산부를 위한 인에이블 신호, 상기 제2 계산부를 위한 인에이블 신호 및 상기 출력 선택부를 위한 인에이블 신호를 생성하는 것을 특징으로 하는 인터폴레이션 필터
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청구항 1에 있어서,상기 입력 생성부는,시간 할당 알고리즘을 기반으로 상기 임의의 데이터의 입력 레이트(rate)에 따른 상기 입력 값들을 생성하는 것을 특징으로 하는 인터폴레이션 필터
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청구항 1에 있어서,상기 제1 계산부는,상기 제1 시간 구간에서 상기 인터폴레이션 필터의 필터 계수 중 짝수 번째 필터 계수에 기반하여 상기 제1 출력 값을 생성하는 것을 특징으로 하는 인터폴레이션 필터
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청구항 1에 있어서,상기 제1 계산부는,상기 제1 인에이블 신호를 기반으로 상기 제1 입력 값들 중 하나에 대한 제1 지연 값들을 생성하는 제1 지연부;상기 제1 시간 구간을 기반으로 상기 제1 지연 값들 중 하나의 값을 선택하여 출력하는 복수개의 먹스(multiplexer, MUX)들을 포함하는 제1 먹스부;상기 제1 먹스부의 상기 복수개의 먹스들의 출력과 상기 인터폴레이션 필터의 필터 계수 값들에 대한 각각의 곱셈 결과들을 생성하고, 상기 각각의 곱셈 결과들을 모두 더하여 제1 출력 후보 값을 생성하는 제1 연산부; 및상기 인터폴레이션 필터의 동작 모드를 기반으로 상기 제1 입력 값들 중 다른 하나에 기초한 출력 후보 값 또는 상기 제1 출력 후보 값을 상기 제1 출력 값으로 선택하는 제1 선택부를 포함하는 것을 특징으로 하는 인터폴레이션 필터
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청구항 6에 있어서,상기 제1 지연부는,캐스케이드(cascade) 구조로 연결된 복수의 지연 블록을 포함하되,각각의 상기 지연 블록은 미리 정의된 시간할당 알고리즘을 기반으로 상기 제1 입력 값들 중 하나를 지연시켜 출력하는 것을 특징으로 하는 인터폴레이션 필터
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청구항 7에 있어서,상기 제1 지연부는,복수의 상기 지연 블록의 개수를 기반으로 각각의 상기 지연 블록에 대한 출력 계산 구간을 설정하고, 상기 설정된 출력 계산 구간에서 상기 제1 입력 값들 중 하나를 지연시켜 출력하는 것을 특징으로 하는 인터폴레이션 필터
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청구항 7에 있어서,상기 제1 연산부는,복수의 곱셈기 및 복수의 덧셈기를 포함하되,복수의 상기 곱셈기는 복수의 상기 지연 블록과 동일한 개수를 가지고, 복수의 상기 덧셈기는 복수의 상기 곱셈기의 개수보다 하나 적은 것을 특징으로 하는 인터폴레이션 필터
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청구항 1에 있어서,상기 제2 계산부는,복수의 시간 구간 중에서 할당된 제2 시간 구간에서 동작하고,상기 인터폴레이션 필터의 필터 계수 중 홀수 번째 필터 계수에 기반하여 상기 제2 출력 값을 생성하는 것을 특징으로 하는 인터폴레이션 필터
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청구항 1에 있어서,상기 제2 계산부는,상기 제2 인에이블 신호를 기반으로 상기 제2 입력 값들 중 하나에 대한 지연 값들을 생성하는 제2 지연부;복수의 시간 구간 중에서 할당된 제2 시간 구간을 기반으로 상기 제2 입력 값들에 대한 지연 값들을 선택하여 출력하는 제2 먹스부;상기 제2 먹스부의 출력들과 상기 인터폴레이션 필터의 필터 계수 값들에 대한 각각의 곱셈 결과들을 생성하고, 상기 각각의 곱셈 결과들을 모두 더하여 제2 출력 후보 값을 생성하는 제2 연산부; 및상기 인터폴레이션 필터의 동작 모드를 기반으로 상기 제2 입력 값들 중 다른 하나에 기초한 출력 후보 값 또는 상기 제2 출력 후보 값을 상기 제2 출력 값으로 선택하는 제2 선택부를 포함하는 것을 특징으로 하는 인터폴레이션 필터
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청구항 11에 있어서,상기 제2 지연부는,캐스케이드 구조로 연결된 복수의 지연 블록을 포함하되,각각의 상기 지연 블록은 미리 정의된 시간할당 알고리즘을 기반으로 상기 제2 입력 값 중 하나를 지연시켜 출력하는 것을 특징으로 하는 인터폴레이션 필터
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청구항 12에 있어서,상기 제2 지연부는,복수의 상기 지연 블록의 개수를 기반으로 각각의 상기 지연 블록에 대한 출력 계산 구간을 설정하고, 상기 설정된 출력 계산 구간에서 상기 제2 입력 값 중 하나를 지연시켜 출력하는 것을 특징으로 하는 인터폴레이션 필터
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청구항 12에 있어서,상기 제2 연산부는,복수의 곱셈기 및 복수의 덧셈기를 포함하되,복수의 상기 곱셈기는 복수의 상기 지연 블록과 동일한 개수를 가지고, 복수의 상기 덧셈기는 복수의 상기 곱셈기의 개수보다 하나 적은 것을 특징으로 하는 인터폴레이션 필터
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청구항 1에 있어서,상기 출력 선택부는,상기 제2 출력 값을 미리 설정된 값만큼 지연시키고, 임의의 제어 신호를 기반으로 상기 제1 출력 값과 상기 미리 설정된 값만큼 지연된 제2 출력 값 중 하나를 선택하여 출력하는 것을 특징으로 하는 인터폴레이션 필터
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