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기판 상에서, 제 1 소자를 포함하는 제 1 영역 및 제 2 소자를 포함하는 제 2 영역을 포함하는 제 1 반도체층; 상기 제 1 반도체층 내에 제공되고, 상기 제 1 소자 및 상기 제 2 소자를 전기적으로 분리 시키는 소자 분리 패턴;상기 제 1 반도체층의 상기 제 1 영역의 하면 상에 제공되는 드레인; 및상기 제 1 반도체층의 상기 제 2 영역의 하면 상에 제공되는 제 2 반도체층을 포함하고,상기 제 1 반도체층은 n-도전형의 불순물을 포함하고,상기 제 2 반도체층은 p-도전형의 불순물을 포함하고,상기 제 1 반도체층은 상기 기판의 상면과 접하는 제 1 에피층 및 상기 제 1 에피층 상의 제 2 에피층을 포함하고,상기 제 1 에피층은 상기 제 2 에피층보다 불순물 농도가 높은 반도체 소자
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제 1 항에 있어서,상기 드레인과 상기 제 2 반도체층 사이의 측벽 절연 패턴을 더 포함하는 반도체 소자
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제 1 항에 있어서,상기 제 1 반도체층과 상기 드레인 사이의 오믹 접촉층을 더 포함하는 반도체 소자
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제 1 항에 있어서,상기 드레인은 상기 제 2 반도체층의 하면 상으로 연장되는 반도체 소자
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제 1 항에 있어서,상기 소자 분리 패턴은 상기 제 1 반도체층을 관통하여 상기 제 2 반도체층 내로 연장되는 반도체 소자
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삭제
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삭제
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제 1 항에 있어서,상기 제 1 소자는 DMOS 트랜지스터인 반도체 소자
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제 1 항에 있어서,상기 제 1 소자는 소스 및 매립 게이트 전극을 포함하되,상기 소스 및 상기 매립 게이트 전극은 상기 제 1 반도체층 상에 제공되는 금속 배선들과 연결된 반도체 소자
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제 1 항에 있어서,상기 제 2 소자는 CMOS 소자인 반도체 소자
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제 1 항에 있어서,상기 제 1 반도체층은 제 3 소자를 포함하는 제 3 영역을 더 포함하되,상기 제 3 소자는 바이폴라(bipolar) 트랜지스터인 반도체 소자
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제 1 영역, 제 2 영역 및 제 3 영역을 포함하는 기판 상에 제 1 및 제 2 에피층들을 차례로 형성하는 것;상기 기판의 상기 제 1 영역의 일부를 제거하여 상기 제 1 에피층을 노출하는 것; 및상기 노출된 제 1 에피층의 하면 상에 드레인을 형성하는 것을 포함하는 반도체 소자의 제조 방법
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제 12 항에 있어서,상기 드레인을 형성하는 것은 도금 공정 또는 스크린 프린트 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법
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제 12 항에 있어서,상기 기판 상에 소자 분리 패턴들을 형성하는 것을 더 포함하되,상기 소자 분리 패턴들을 형성하는 것은:상기 기판 상에 상기 제 1 및 제 2 에피층들을 관통하여 상기 기판 내로 연장되는 트렌치들을 형성하는 것;상기 트렌치들의 측벽을 덮는 트렌치 절연 패턴들을 형성하는 것; 및상기 트렌치 절연 패턴들이 형성된 상기 트렌치들을 채우는 트렌치 갭필 패턴들을 형성하는 것을 포함하고,상기 트렌치 갭필 패턴들은 다결정 실리콘막을 포함하는 반도체 소자의 제조 방법
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제 12 항에 있어서,상기 제 1 영역의 일부를 제거하기 전에 상기 기판을 박형화 하는 것을 더 포함하되,상기 기판을 박형화 하는 것은 그라인딩(grinding) 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법
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제 12 항에 있어서,상기 드레인을 형성하기 전에 상기 제 1 영역의 일부가 제거된 상기 기판의 측벽 상에 측벽 절연 패턴을 형성하는 것을 더 포함하되,상기 측벽 절연 패턴을 형성하는 것은:상기 제 1 영역의 일부가 제거된 상기 기판의 하면 상에 상기 측벽을 덮는 보호 산화막을 형성하는 것; 및상기 보호 산화막이 형성된 상기 기판의 하면 상에 전면 이방성 식각 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법
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제 12 항에 있어서,상기 드레인을 형성하기 전에 상기 노출된 제 1 에피층의 하면 상에 오믹 접촉층을 형성하는 것을 더 포함하되,상기 오믹 접촉층을 형성하는 것은 금속 증착 공정 또는 도금 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법
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제 12 항에 있어서,상기 제 1 영역 상에 DMOS 소자를 형성하는 것;상기 제 2 영역 상에 CMOS 소자를 형성하는 것; 및상기 제 3 영역 상에 바이폴라(bipolar) 소자를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법
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