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신호처리 시스템에 사용되는 RAC의 회로에 있어서, 회부의 어드레스를 받아 대응하는 데이타를 각각 출력하는 두개의 RAM(21a, 21b)과, 상기 두개의 ROM(21a,21b)에서 출력되는 데이타를 가산하는 제1덧셈기(22a)와, 상기 덧셈기 (22a)의 출력값을 저장하는 제1레지스터(24)와, 상기 레지스터(24)의 출력값과 앞서 출력된 값을 가산하는 제2덧셈기(22b)와, 상기 제2덧셈기(22b)의 출력을 저장하되 이 저장값을 상기 제2덧셈기 (22b)로 제공된 상기 앞서 출력된 값으로 출력하는 제2레지스터(23)를 포함하는 것을 특징으로 하는 RAC 회로
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신호처리 시스템에 사용되는 RAC의 회로에 있어서, 회부의 어드레스를 받아 대응하는 데이타를 각각 출력하는 제1및 제2ROM(21a,21b)과, 상기 제1ROM(21a)의 출력(a)을 제1데이타(a1)와 제2데이타(a-a1)로 분할하는 제1분할수단과, 상기 제2ROM(21b)의 출력(b)을 제3데이타(b1)와 제4데이타(b-b1)로 분할하는 제2분할수단과, 상기 제1데이타와 상기 제3데이타를 가산하는 제1덧셈기(22a)와, 상기 제1덧셈기(22a)의 출력을 저장하는 제1레지스터(24a)와, 상기 제2데이타를 저장하는 제2레지스터(24b)와, 상기 제4데이터를 거장하는 제3레지스터(24c)와, 상기 제2레지스터(24b)와 제3레지스터 (24c)의 출력을 가산하는 제2덧셈기(25)와, 상기 제1레지스터(24)와 제2덧셈기(25)에서 제공되는 출력이 앞서 출력된 값과 가산되게 하는 제3덧셈기(22b)와, 상기 제3덧셈기(22b)의 출력을 저장하되, 이 저장값을 상기 제3덧셈기(22b)로 제공된 상기 앞서 출력된 갓으로 출력하는 제4레지스터(23)를 포함하는 것을 특징으로 하는 RAC회로
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