요약 | 본 발명은 주파수 합성기의 저잡음 분주 장치에 관한 것으로서, 입력 클록 신호를 일정 시간동안 지연시키도록 하는 시간 지연 회로와, 상기 시간 지연 회로를 통해 시간 지연된 신호를 분주하는 분주기와, 상기 분주기의 출력측에 연결되고, 상기 시간 지연 회로로 입력되는 입력 클록 신호를 클록으로하여 분주기의 입력 신호에 따른 분주기의 지연시간을 제거하는 D-플립플롭을 포함하여 분주기의 전원단 전류성분이 거의 흐르지 않는 시점에서 래치 하게 되므로, 안정된 전원전압에 의하여 출력 지연시간도 안정된 값을 보이게 되며, 래치(latch)에 사용되는 전원전압을 별도의 깨끗한 전원선을 사용함에 의하여 더욱 안정된 동작을 실현할 수 있게 된다는 장점이 있다. |
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Int. CL | H03L 7/00 (2006.01) |
CPC | H03L 7/18(2013.01) H03L 7/18(2013.01) H03L 7/18(2013.01) |
출원번호/일자 | 1019970071614 (1997.12.22) |
출원인 | 한국전자통신연구원 |
등록번호/일자 | 10-0276083-0000 (2000.09.26) |
공개번호/일자 | 10-1999-0052165 (1999.07.05) 문서열기 |
공고번호/일자 | (20001215) 문서열기 |
국제출원번호/일자 | |
국제공개번호/일자 | |
우선권정보 | |
법적상태 | 소멸 |
심사진행상태 | 수리 |
심판사항 | |
구분 | |
원출원번호/일자 | |
관련 출원번호 | |
심사청구여부/일자 | Y (1997.12.22) |
심사청구항수 | 4 |