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타임스위치 장치내에서 타임스위치 제어프로세스(TSP)와 관련 데이터를 상호 교환하고 통화메모리장치(TSMA)를 제어하기 위한 장치에 있어서, 상기 TSP에 연결되어 이중화된 TD버스를 갖추고 있는 프로세서 인터페이스 회로(1), 상기 프로세서 인터페이스회로(1)에 연결되어 MOD/ADDR신호를 직렬/병렬 변환하기 위한 시프트 레지스터(2), 상기 시프트 레지스터(2)에 연결되어 TSP가 수행하고자 하는 기능을 판단하기위해 4개의 모드 비트를 디코딩하는 모드 디코딩회로(3), 상기 시프트 레지스터(2) 및 모드 디코딩회로(3) 및 프로세서 인터페이스회로(1)에 연결되어 제어비트에 의해 회로팩 확인을 수행하는 회로팩 확인회로(4), 상기 시프트 레지스터(2) 및 모드 디코딩회로(3) 및 회로팩 확인회로(4)에 연결되어 TSMA와 관련 데이터를 교환하기 위한 TSMA 인터페이스 회로(5), 상기 프로세서 인터페이스 회로(1) 및 TSMA 인터페이스 회로(5)에 연결되어 8비트 데이터를 TSP와 주고받기 위한 양방향 직렬/병렬 변환 및 병렬/직렬 변환 시프트 레지스터(8), 상기 시프트 레지스터(8) 및 회로팩 확인회로(4)에 연결되어 시프트 레지스터에 의해 병렬화된 16비트 데이터를 래치하기 위한 래치회로(9), 상기 시프트 레지스터(2) 및 래치회로(9)에 연결되어 상기 TSMA를 제어하는데 필요한 데이터를 저장하였다가 순차적으로 읽어내기 위한 제어 메모리수단(10), 외부로부터 기본 클럭들을 수신하여 내부의 기본 클럭 및 기타 필요한 래치클럭을 제공하는 타이밍 제어회로(6), 상기 타이밍 제어회로(6) 및 제어메모리 수단(10)에 연결되어 상기 제어메모리수단(10)의 순차 읽기 어드레스를 제공하는 카운터(7), 상기 래치회로(9)에 연결되어 TSP로부터 수신된 16비트의 패리티를 감시하는 패리티 체크회로(11), 상기 제어메모리수단(10)에 연결되어 TSMA로 통화메모리 일기 어드레스 및 제어비트를 송출하기 위한 래치회로(13), 상기 제어메모리수단(10)에 연결되어 제어 메모리 출력 데이터의 패리티를 감시하는 패리티 체크회로(14), 및 상기 제어 메모리수단(10)에 연결되어 제어메모리 출력데이터를 TSP의 요구에 의해서 상기 회로팩 확인회로(4)로부터 나오는 래치클럭에 의해 래치되어 상기 시프트 레지스터(8)로 출력하는 래치회로(12)로 구성된 것을 특징으로 하는 타임스위치 제어메모리 장치
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