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메모리 시스템의 제어 장치

  • 기술번호 : KST2015093052
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 메모리 시스템의 제어 장치는, 시스템에 연결되는 제1 데이터전송폭을 갖는 시스템 데이터 버스에 제1 데이터전송폭보다 작은 제2 데이터전송폭을 갖는 로컬 데이터 버스를 통해 연결되는 동기식 버스트 메모리 소자를 제어하기 위한 메모리 시스템의 제어 장치에 있어서, 제어 동작에 필요한 정보들을 저장하는 컨트롤 레지스터부와, 시스템 버스와 동기식 버스트 메모리 소자 사이에 배치되어, 쓰기 동작시에 시스템 버스로부터의 한 개의 데이터를 일정한 배수의 데이터로 분리시켜 동기식 버스트 메모리 소자로 전송하고, 읽기 동작시에는 동기식 버스트 메모리 소자로부터의 일정한 배수의 데이터를 한 개의 데이터로 조합하여 시스템 버스로 전송하는 데이터 분리/조합부와, 컨트롤 레지스터부의 정보를 이용하여 시스템 클럭을 일정 배수로 배가하여 동기식 버스트 메모리와 데이터 분리/조합부 등에 인가함으로서 동기식 버스트 메모리의 로컬 데이터 버스와 시스템 데이터 버스 사이의 데이터에 대한 동기화 시켜주기 위한 클럭 배수기와, 그리고 컨트롤 레지스터부, 데이터 조합/분리부 및 동기식 버스트 메모리를 제어하는 제어 신호를 발생시키는 버스트 메모리 컨트롤러 엔진을 구비한다.
Int. CL G06F 13/28 (2006.01)
CPC G06F 13/28(2013.01) G06F 13/28(2013.01) G06F 13/28(2013.01) G06F 13/28(2013.01)
출원번호/일자 1020020003708 (2002.01.22)
출원인 한국전자통신연구원
등록번호/일자 10-0445915-0000 (2004.08.17)
공개번호/일자 10-2003-0063542 (2003.07.31) 문서열기
공고번호/일자 (20040825) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2002.01.22)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 이주현 대한민국 대전광역시유성구
2 엄낙웅 대한민국 대전광역시유성구
3 김보우 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 이영필 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)(리앤목특허법인)
2 이해영 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)(리앤목특허법인)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2002.01.22 수리 (Accepted) 1-1-2002-0020608-79
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
3 선행기술조사의뢰서
Request for Prior Art Search		 2003.08.08 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2003.09.15 수리 (Accepted) 9-1-2003-0041289-21
5 의견제출통지서
Notification of reason for refusal		 2004.01.13 발송처리완료 (Completion of Transmission) 9-5-2004-0010774-76
6 명세서 등 보정서
Amendment to Description, etc.		 2004.03.09 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2004-0097540-14
7 의견서
Written Opinion		 2004.03.09 수리 (Accepted) 1-1-2004-0097539-78
8 등록결정서
Decision to grant		 2004.07.28 발송처리완료 (Completion of Transmission) 9-5-2004-0301657-80
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

시스템에 연결되는 제1 데이터전송폭을 갖는 시스템 데이터 버스에 상기 제1 데이터전송폭보다 작은 제2 데이터전송폭을 갖는 로컬 데이터 버스를 통해 연결되는 동기식 버스트 메모리 소자를 제어하기 위한 메모리 시스템의 제어 장치에 있어서,

제어 동작에 필요한 정보들을 저장하는 컨트롤 레지스터부;

시스템 버스와 상기 동기식 버스트 메모리 소자 사이에 배치되어, 쓰기 동작시에 상기 시스템 버스로부터의 한 개의 데이터를 일정한 배수의 데이터로 분리시켜 상기 동기식 버스트 메모리 소자로 전송하고, 읽기 동작시에는 상기 동기식 버스트 메모리 소자로부터의 일정한 배수의 데이터를 한 개의 데이터로 조합하여 상기 시스템 버스로 전송하는 데이터 분리/조합부;

컨트롤 레지스터부의 정보를 이용하여 시스템 클럭을 일정 배수로 배가하여 동기식 버스트 메모리와 데이터 분리/조합부 등에 인가함으로서 동기식 버스트 메모리의 로컬 데이터 버스와 시스템 데이터 버스 사이의 데이터에 대한 동기화 시켜주기 위한 클럭 배수기; 및

상기 컨트롤 레지스터부, 데이터 조합/분리부 및 동기식 버스트 메모리를 제어하는 제어 신호를 발생시키는 버스트 메모리 컨트롤러 엔진을 구비하는 것을 특징으로 하는 메모리 시스템의 제어 장치

2 2

제1항에 있어서,

상기 컨트롤 레지스터부는, 상기 클럭 배수기의 배수를 저장하는 레지스터, 상기 동기식 버스트 메모리의 버스트 길이값을 저장하는 레지스터, 읽기/쓰기 지연 클럭수를 저장하는 레지스터, 혹은 페이지 크기를 저장하는 레지스터를 포함하는 것을 특징으로 하는 메모리 시스템의 제어 장치

3 3

제1항에 있어서, 상기 데이터 분리/조합부는,

상기 동기식 버스트 메모리와의 인터페이싱을 위한 제1 인터페이스;

상기 시스템 버스와의 인터페이싱을 위한 제2 인터페이스;

상기 제2 인터페이스로부터의 데이터를 상기 클럭 배수기에 의해 정해진 배수로 분리시켜 상기 제1 인터페이스로 전송하는 데이터 분리부; 및

상기 제1 인터페이스로부터의 데이터를 상기 클럭 배수기에 의해 정해진 배수로 조합하여 상기 제2 인터페이스로 전송하는 데이터 조합부를 포함하는 것을 특징으로 하는 메모리 시스템의 제어 장치

4 4

제1항에 있어서, 상기 버스트 메모리 컨트롤러 엔진은,

시스템으로부터 전송되는 어드레스를 저장하는 래치;

상기 래치로부터 상기 어드레스를 입력받아 상기 동기식 버스트 메모리로 어드레스 정보를 발생시키는 어드레스 발생부;

상기 래치로부터의 어드레스 및 상기 컨트롤 레지스터부로부터의 페이지 크기를 입력받고, 입력된 어드레스가 현재 활성화되어 있는 페이지 범위 내의 어드레스인 경우 제1 신호를 발생하고, 입력된 어드레스가 현재 활성화되어 있는 페이지 범위 외의 어드레스인 경우 제2 신호를 발생시키는 페이지 체크부;

상기 컨트롤 레지스터부에 저장된 정보, 상기 페이지 체크부로부터의 제1 신호 또는 제2 신호, 시스템으로부터의 읽기/쓰기 신호를 입력받고 상기 동기식 버스트 메모리를 엑세스하기 위한 적절한 상태 정보를 출력하는 상태 천이 로직; 및

상기 상태 천이 로직으로부터의 상태 정보에 따라 상기 컨트롤 레지스터부, 상기 데이터 분리/조합부, 및 상기 동기식 버스트 메모리에 제어 신호를 발생시키는 제어 신호 발생부를 포함하는 것을 특징으로 하는 메모리 시스템의 제어 장치

5 5

제4항에 있어서,

상기 상태 천이 로직은, 상기 페이지 체크부로부터 상기 제2 신호가 입력되는 경우, 새로운 페이지 활성화를 위한 상태 천이를 수행하며 시스템으로 비지 신호를 발생시키는 것을 특징으로 하는 메모리 시스템의 제어 장치

6 6

제4항에 있어서,

상기 상태 천이 로직은, 시스템으로부터의 읽기/쓰기 동작시 해당 데이터에 대한 동작이 완료되지 않은 경우에도 처리지연을 시스템에 알려주기 위해 비지 신호를 발생시키는 것을 특징으로 하는 메모리 시스템의 제어 장치

7 7

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