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GF(p) 소수 유한체 곱셈 연산과 GF(2^m)의 이진 유한체 곱셈 연산을 모두 수행하는 곱셈 연산 장치에 있어서, 승수와 피승수를 비트 곱셈하는 N×1 곱셈기; 유한체에 따라 캐리 입력을 선택하기 위한 제 1 입력선택기; 상기 N×1 곱셈기의 출력, 섬 저장 레지스터의 출력, 및 상기 제 1 입력선택기를 통해 제공되는 캐리 저장 레지스터의 출력을 덧셈 연산하는 상위 CLA 덧셈기; 상기 상위 CLA 덧셈기의 두 섬, 캐리 출력, 및 제 2 입력선택기를 통해 제공되는 모듈러 값을 덧셈 또는 뺄셈 연산하는 하위 CLA 덧셈기; 모듈러 값을 음수 변환하는 음수 변환기; 상기 하위 CLA 덧셈기로부터 제공되는 중간 섬 누적 결과를 저장하는 섬 저장 레지스터; 상기 하위 CLA 덧셈기로부터 제공되는 캐리 누적 결과를 저장하는 캐리 저장 레지스터; GF(p) 유한체 연산의 경우 상기 섬 저장 레지스터로부터 제 3 입력선택기를 통해 제공되는 최종 섬과 상기 캐리 저장 레지스터로부터 제 4 입력선택기를 통해 제공되는 캐리를 덧셈 연산해서 출력하되, 이 덧셈 결과치가 상기 음수 변환기로부터 제 5 입력선택기를 통해 제공되는 모듈러 값보다 클 경우 상기 덧셈 결과치에서 모듈러 값을 빼기 연산해서 출력하는 CSA 덧셈기; 상기 CSA 덧셈기의 캐리 정보를 저장하는 캐리 레지스터; 및 각 유한체에서의 곱셈 연산을 위하여 상기 각 레지스터와 상기 각 입력선택기를 제어하는 제어기를 포함하는 GF(p)와 GF(2^m)의 유한체 곱셈 연산 장치
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제 1 항에 있어서, 상기 N×1 곱셈기는 N개의 AND 게이트가 병렬 연결되어 구성되는 것을 특징으로 하는 GF(p)와 GF(2^m)의 유한체 곱셈 연산 장치
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제 1 항에 있어서, 상기 제 1 입력선택기는 N개의 AND 게이트가 병렬 연결되어 구성되는 것을 특징으로 하는 GF(p)와 GF(2^m)의 유한체 곱셈 연산 장치
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제 1 항에 있어서, 상기 상위 CLA 덧셈기는 N개의 전가산기로 구성되는 것을 특징으로 하는 GF(p)와 GF(2^m)의 유한체 곱셈 연산 장치
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제 1 항에 있어서, 상기 하위 CLA 덧셈기는 N개의 전가산기로 구성되는 것을 특징으로 하는 GF(p)와 GF(2^m)의 유한체 곱셈 연산 장치
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제 1 항에 있어서, 상기 음수 변환기는 n-1개의 XOR 연산기가 병렬로 연결되어 구성되는 것을 특징으로 하는 GF(p)와 GF(2^m)의 유한체 곱셈 연산 장치
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제 1 항에 있어서, 상기 제 3, 제 4, 제 5 입력선택기 중 적어도 하나 이상의 입력선택기는 다중화기로 구성되는 것을 특징으로 하는 GF(p)와 GF(2^m)의 유한체 곱셈 연산 장치
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제 1 항에 있어서, 상기 제 3, 제 4, 제 5 입력선택기 중 적어도 하나 이상의 입력선택기는 다중화기로 구성되는 것을 특징으로 하는 GF(p)와 GF(2^m)의 유한체 곱셈 연산 장치
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