P형 실리콘 기판(1)위에 산화막(2)을 증착한 후 패터닝하여 매몰층 마스크 패턴을 형성하고 비소(As)이온으로 주입하여 N형 매몰층(4)을 형성하는 단계와, 실리콘 기판(1)의 전면에 에피택셜층(5)을 형성하고, 에피택셜층(5)의 표면을 선택적으로 마스킹한 후 붕소(Boron)를 이온주입하여 상기 N형 매몰층(4)의 경계부분에 P형 격리층(7)을 형성하는 단계와, P형 우물층 마스크 공정을 수행하고 붕소(Boron)를 5×1012/㎠의 불순물 밀도와 60KeV의 에너지로 이온주입한 후 고온 열처리하여 P형 우물층(9)을 형성하는 단계와, 기판의 전면에 질화실리콘(10)을 얇게 증착하고 필드영역 마스크 작업과 필드이온주입 마스크 작업을 하여 필드영역형성을 위한 붕소를 1×1013/㎠의 불순물 밀도와 60KeV의 에너지로 이온주입하는 단계와, 상기 필드영역으로 정의된 영역을 열산화하여 규소산화막층(13)을 형성하여 다수개의 필드영역과 활성영역을 정의하는 단계와, 각 활성영역의 NPN트랜지스터의 베이스를 정의하기 위해 베이스 마스크 공정을 수행하고 붕소를 5×1013/㎠의 불순물 밀도와 80KeV의 에너지로 이온주입한 후 열처리하여 각 활성 영역의 일측에 소정의 폭과 깊이를 갖는 P형 베이스층(15)을 형성하는 단계와, 일 활성영역에 NPN-NMOS로 형성되는 BiCMOS 트랜지스터 영역의 문턱전압 조절 마스크 작업을 하여 NMOS의 활성화 영역에 붕소를 45KeV의 에너지와 5-7×1011/㎠의 불순물 밀도로 불순물 이온을 주입하는 단계와, 타 활성영역에 NPN-PMOS로 형성되는 BiCMOS 트랜지스터 문턱전압 조절 마스크 작업을 하여 PMOS영역에 붕소를 45KeV의 에너지와 3-5×1011/㎠의 불순물 밀도로 이온주입하는 단계와, 기판의 전표면에 TCE와 산소의 분위기에서 400Å의 두께로 열산화하여 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막의 전면에 저압화학 증기증착법으로 다결정 규소(19)를 3800Å의 두께로 증착하고 게이트 마스크 작업을 하여 MOS 게이트전극(21,22)을 형성하는 단계와, NPN-PMOS 트랜지스터와 NPN-NMOS 트랜지스터의 영역의 P형 소오스/드레인 마스크 작업을 하여 붕소를 5×1015/㎠의 도오즈와 45KeV의 에너지로 이온주입하는 단계와, NPN-PMOS 트랜지스터와 NPN-NMOS 트랜지스터 영역의 N형 소오스/드레인 마스크 작업을 하여 비소를 4×1015/㎠의 도오즈와 45KeV의 에너지로 이온주입하는 단계와, 950℃의 질소 분위기에서 30분간 열처리하여 붕소와 비소를 활성화 시켜 NPN-PMOS 트랜지스터와 NPN-NMOS 트랜지스터영역의 소오스/드레인(25),(26) 및 에미터와 콜렉터를 형성하는 단계와, 기판의 전면에 산화막을 7000Å의 두께로 증착한 후 이를 선택적으로 패터닝하여 콘택홀(28)을 형성하는 단계와, 기판의 전면에 알루미늄(29)을 1㎛의 두께로 증착하고 이를 패터닝하여 각 콘택홀(28)을 통해 소오스/드레인에 접촉되는 금속배선(30)을 형성하는 단계를 포함하는 것을 특징으로 하는 BiCMOS형 전계효과 트랜지스터의 제조 방법

일 활성영역에 NPN-PMOS 트랜지스터가 형성되고, 타 활성영역에 NPN-NMOS 트랜지스터가 형성되어 NPN 트랜지스터가 PMOS와 NMOS 트랜지스터의 동작에 따라 상보적으로 동작하도록 구성되는 BiCMOS 전계효과 트랜지스터에 있어서, 일 활성영역의 BiCMOS는 PMOS의 드레인(25c)와 NPN 바이폴라 트랜지스터의 콜렉터(26e)가 금속배선(30e)를 공유하고 PMOS의 소오스(25b)와 NPN 바이폴라 트랜지스터의 에미터(25b)는 서로를 공유하며, 타 활성영역의 NMOS의 소오스(26b)와 NPN 바이폴라 트랜지스터의 베이스(25a)가 서로 금속배선(30b)를 공유하고 NMOS의 드레인과 NPN 바이폴라 트랜지스터의 베이스가 서로 공유하는 것을 특징으로 하는 BiCMOS 전계효과 트랜지스터