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티형 게이트 전도막 패턴 형성 방법

  • 기술번호 : KST2015093707
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 T형 게이트 전극을 얻기 위하여 전자빔에 대한 감도가 서로 다른 2층 레지스트 공정으로 게이트 전극을 형성할 때, 후방 산란으로 인하여 T형 게이트의 머리 부분이 손상되는 것을 방지하고, T형 게이트의 다리 부분을 미세한 선폭으로 조절할 수 있는 T형 게이트 전극 형성 방법을 제공하고자 하는 것으로, 이를 위해 본 발명은 2층의 레지스트를 노광시 게이트 머리 에지 부위에 더미 패턴을 노광 하여 게이트 머리의 전자빔 량을 보상할 수 있도록 한다.
Int. CL H01L 21/28 (2006.01)
CPC H01L 21/28114(2013.01) H01L 21/28114(2013.01) H01L 21/28114(2013.01) H01L 21/28114(2013.01)
출원번호/일자 1019970059227 (1997.11.11)
출원인 한국전자통신연구원
등록번호/일자 10-0251993-0000 (2000.01.15)
공개번호/일자 10-1999-0039218 (1999.06.05) 문서열기
공고번호/일자 (20000415) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1997.11.11)
심사청구항수 3

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 박병선 대한민국 대전광역시 유성구
2 이진희 대한민국 대전광역시 유성구
3 윤형섭 대한민국 대전광역시 유성구
4 편광의 대한민국 대전광역시 서구
5 박철순 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 출원심사청구서
Request for Examination
1997.11.11 수리 (Accepted) 1-1-1997-0186975-71
2 대리인선임신고서
Notification of assignment of agent
1997.11.11 수리 (Accepted) 1-1-1997-0186974-25
3 특허출원서
Patent Application
1997.11.11 수리 (Accepted) 1-1-1997-0186973-80
4 등록사정서
Decision to grant
1999.12.20 발송처리완료 (Completion of Transmission) 9-5-1999-0382786-17
5 출원인정보변경(경정)신고서
Notification of change of applicant's information
2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
6 출원인정보변경(경정)신고서
Notification of change of applicant's information
2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
7 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

기판 상부에 제1레지스트와 상기 제1레지스트보다 노광빛에 대한 감도가 높은 제2레지스트를 도포하는 단계;

상기 제2 및 제1레지스트가 T형 골 형상의 오픈부를 갖도록, T형 골을 형성하기 위한 패턴 및 상기 패턴의 에지에 형성되어 전자빔량을 보상하기 위한 더미 패턴을 갖는 마스크를 사용하여 베이킹 공정을 포함하는 노광 및 현상 공정을 실시하는 단계;

상기 T형 골에 전도막을 형성하는 단계; 및

잔류 제1레지스트 및 제2레지스트를 제거하는 단계를 포함하여 이루어지는 반도체 소자의 제조 방법

2 2

제1항에 있어서,

상기 더미 패턴은 상기 T형 골을 형성하기 위한 패턴 크기보다 크게 형성하여 공정 하는 반도체 소자의 제조 방법

3 3

제1항 또는 제2항에 있어서,

상기 베이킹 공정은 상기 제2레지스트의 전이 온도에서 실시하는 반도체 소자의 제조 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.