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제1 입력 데이터를 시프트하되, 하나의 클락 신호에 대응하여 적어도 2개의 제1 입력 데이터를 시프트하는 제1 입력 셀들; 제2 입력 데이터를 시프트하되, 하나의 클락 신호에 대응하여 적어도 2개의 제2 입력 데이터를 시프트하는 제2 입력 셀들; 및 상기 제1 입력 셀들 및 제2 입력 셀들로부터의 출력값에 따른 결과 데이터를 저장하는 출력 레지스터들을 구비하는 것을 특징으로 하는 유한체 승산기
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제1항에 있어서, 상기 제1 입력 셀들 및 제2 입력 셀들에 입력되는 클락 신호는 동일한 클락 신호인 것을 특징으로 하는 유한체 승산기
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제1항에 있어서, 상기 제1 입력 셀은, 상기 클락 신호에 연결된 적어도 2개의 제1 입력 레지스터들을 포함하는 것을 특징으로 하는 유한체 승산기
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제3항에 있어서, 상기 제1 입력 셀은, 입력되는 복수개의 신호들을 선택하여 상기 제1 입력 레지스터로 전달하기 위한 적어도 2개의 멀티플렉서를 구비하는 것을 특징으로 하는 유한체 승산기
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제3항에 있어서, 최고 차수에 대응하는 제1 입력 레지스터를 포함하는 상기 제1 입력 셀 내의 상기 제1 입력 레지스터의 출력값과 최고 차수 이전 차수에 대응하는 제1 입력 레지스터의 출력값을 궤환시키는 것을 특징으로 하는 유한체 승산기
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제5항에 있어서, 상기 제1 입력 레지스터의 출력값은 계수의 값이 1인 항의 차수보다 한 차수 더 적은 제1 입력 레지스터의 출력값과 XOR 연산을 수행하도록 하고, 상기 최고 차수 이전 차수에 대응하는 제1 입력 레지스터의 출력값은 계수의 값이 1인 항의 차수보다 두 차수 더 적은 제1 입력 레지스터의 출력값과 XOR 연산을 수행하도록 하는 것을 특징으로 하는 유한체 승산기
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제5항에 있어서, 계수의 값이 1인 항보다 한 차수 더 적은 제1 입력 레지스터의 값을 저장하기 위한 별도의 레지스터를 더 구비하는 것을 특징으로 하는 유한체 승산기
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8
제1항에 있어서, 상기 출력 레지스터는, 제1 입력 셀 및 제2 입력 셀로부터의 출력 신호를 입력으로 하는 제1 및 제2 AND 게이트; 상기 출력 레지스터의 결과값을 저장하는 플립 플랍; 및 상기 제1 및 제2 AND 게이트로부터의 출력 신호와 상기 플립 플랍으로부터의 출력을 입력받고 상기 플립 플랍으로 출력시키는 XOR 게이트를 포함하는 것을 특징으로 하는 유한체 승산기
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