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전계 방출 디스플레이

  • 기술번호 : KST2015093900
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 형광체를 구비하는 아노드 판과 전계 에미터와 이에 인가 전압을 제어하는 제어소자를 갖는 캐소드 판 사이에 경사진 내벽을 가지는 게이트 구멍과 그 상부 주위에는 게이트 전극을 구비하는 전계 방출 디스플레이를 제공한다. 상술한 발명에 의하면, 게이트 전극에 인가되는 전압은 아노드 전압에 의한 전계 에미터의 전자방출을 억제하며 전체적으로 균일한 전위를 형성함으로써 국부적인 아킹을 방지하여 수명을 향상시킬 수 있고, 경사진 내벽을 갖는 게이트 구멍은 전계 에미터로부터 방출된 전자를 아노드의 형광체에 집속시키는 역할을 하고 이에 따라 추가적인 포커싱 그리드 없이도 고해상도의 전계 방출 디스플레이를 제조가능하게 한다. 전계 방출 디스플레이, 아노드 판, 캐소드 판
Int. CL C01B 31/02 (2011.01) H01J 1/30 (2011.01)
CPC
출원번호/일자 1020030089372 (2003.12.10)
출원인 한국전자통신연구원
등록번호/일자 10-0568501-0000 (2006.03.31)
공개번호/일자 10-2005-0057712 (2005.06.16) 문서열기
공고번호/일자 (20060407) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2003.12.10)
심사청구항수 17

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 송윤호 대한민국 대전광역시서구
2 황치선 대한민국 대전광역시대덕구
3 김광복 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2003.12.10 수리 (Accepted) 1-1-2003-0470968-12
2 공지예외적용주장대상(신규성,출원시의특례)증명서류제출서
Submission of Document Verifying Exclusion from Being Publically Known (Novelty, Special Provisions for Application)		 2003.12.12 수리 (Accepted) 1-1-2003-5237668-04
3 의견제출통지서
Notification of reason for refusal		 2005.08.30 발송처리완료 (Completion of Transmission) 9-5-2005-0423610-18
4 지정기간연장신청서
Request for Extension of Designated Period		 2005.10.28 수리 (Accepted) 1-1-2005-0617653-63
5 의견서
Written Opinion		 2005.11.29 수리 (Accepted) 1-1-2005-0692973-50
6 명세서등보정서
Amendment to Description, etc.		 2005.11.29 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2005-0692961-13
7 등록결정서
Decision to grant		 2006.03.28 발송처리완료 (Completion of Transmission) 9-5-2006-0170966-12
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
기판 상부에 행열 어드레싱을 가능하게 하는 띠형의 행열 신호선들과, 상기 행 신호선과 열 신호선에 의해 정의되는 각 픽셀을 구비하되, 상기 각 픽셀은 막형의 전계 에미터와 적어도 상기 행열 신호선과 연결된 2개의 단자와 상기 막형의 전계 에미터와 연결된 1개의 단자를 가지고 상기 전계 에미터를 제어하는 제어 소자를 구비하는 캐소드판; 상기 각 픽셀당, 투명 전극과 상기 투명 전극의 일영역 상에 형광체를 구비하는 아노드판; 상기 각 픽셀당, 내부에 경사진 내벽을 가지는 게이트 구멍을 가지고, 상기 게이트 구멍 상부 주위에는 게이트 전극을 구비하는 게이트판; 및 상기 게이트 판을 캐소드 판과 아노드 판 사이에서 지지하는 스페이서를 구비하되, 상기 캐소드 판의 전계 에미터는 상기 게이트 구멍을 통하여 상기 아노드 판의 형광체와 서로 대향할 수 있도록 구성되며, 진공 패키징되어 있는 것을 특징으로 하는 전계 방출 디스플레이
2 2
기판 상부에 행열 어드레싱을 가능하게 하는 띠형의 행열 신호선들과, 상기 행 신호선과 열 신호선에 의해 정의되는 각 픽셀을 구비하되, 상기 각 픽셀은 막형의 전계 에미터와 적어도 상기 행열 신호선과 연결된 2개의 단자와 상기 막형의 전계 에미터와 연결된 1개의 단자를 가지고 상기 전계 에미터를 제어하는 제어 소자를 구비하는 캐소드 판; 상기 각 픽셀당, 투명 전극과 상기 투명 전극의 일영역 상에 형광체를 구비하는 아노드 판; 상기 각 픽셀당, 내부에 경사진 내벽을 가지는 게이트 구멍을 가지고, 상기 게이트 구멍 상부 주위에는 게이트 전극을 구비하는 게이트 판; 및 상기 게이트 판을 캐소드 판과 아노드 판 사이에서 지지하는 스페이서를 구비하되, 상기 캐소드 판의 전계 에미터는 상기 게이트 구멍을 통하여 상기 아노드 판의 형광체와 서로 대향할 수 있도록 구성되어 진공 패키징되며, 상기 전계 에미터는 여러 개의 영역으로 분리된 도트들로 이루어지고, 상기 게이트 판의 상기 게이트 구멍이 이들 도트 각각에 대응되는 개수로 구성되어 있으며, 상기 게이트 구멍들 중 적어도 하나는 경사진 내벽을 가지는 것을 특징으로 하는 전계 방출 디스플레이
3 3
제 1 항 또는 제 2 항에 있어서, 상기 아노드 판, 캐소드 판 및 게이트 판은 각각 별개의 투명 기판으로 구성되는 것을 특징으로 하는 전계 방출 디스플레이
4 4
제 1 항 또는 제 2 항에 있어서, 상기 스페이서는 상기 아노드 판과 상기 게이트 판 사이에 형성된 것을 특징으로 하는 것을 특징으로 하는 전계 방출 디스플레이
5 5
기판 상부에 행열 어드레싱을 가능하게 하는 띠형의 행열 신호선들과, 상기 행 신호선과 열 신호선에 의해 정의되는 각 픽셀을 구비하되, 상기 각 픽셀은 막형의 전계 에미터와 적어도 상기 행열 신호선과 연결된 2개의 단자와 상기 막형의 전계 에미터와 연결된 1개의 단자를 가지고 상기 전계 에미터를 제어하는 제어 소자를 구비하는 캐소드 판; 상기 각 픽셀당, 투명 전극과 상기 투명 전극의 일영역 상에 형광체를 구비하는 아노드 판;및 상기 캐소드 판과 아노드 판을 일정간격으로 지지하는 스페이서를 구비하되, 상기 캐소드 판 상부에는, 상기 각 픽셀당, 내부에 경사진 내벽을 가지는 게이트 구멍을 포함하는 절연층과 상기 게이트 구멍 상부 주위에 형성된 게이트 전극을 더 포함하고, 상기 캐소드 판의 전계 에미터는 상기 게이트 구멍을 통하여 상기 아노드 판의 형광체와 서로 대향할 수 있도록 구성되며, 진공 패키징되어 있는 것을 특징으로 하는 전계 방출 디스플레이
6 6
기판 상부에 행열 어드레싱을 가능하게 하는 띠형의 행열 신호선들과, 상기 행 신호선과 열 신호선에 의해 정의되는 각 픽셀을 구비하되, 상기 각 픽셀은 막형의 전계 에미터와 적어도 상기 행열 신호선과 연결된 2개의 단자와 상기 막형의 전계 에미터와 연결된 1개의 단자를 가지고 상기 전계 에미터를 제어하는 제어 소자를 구비하는 캐소드 판; 상기 각 픽셀당, 투명 전극과 상기 투명 전극의 일영역 상에 형광체를 구비하는 아노드 판;및 상기 캐소드 판과 아노드 판을 일정간격으로 지지하는 스페이서를 구비하되, 상기 캐소드 판 상부에는, 상기 각 픽셀당, 내부에 경사진 내벽을 가지는 게이트 구멍을 포함하는 절연층과 상기 게이트 구멍 상부 주위에 형성된 게이트 전극을 더 포함하고, 상기 캐소드 판의 전계 에미터는 상기 게이트 구멍을 통하여 상기 아노드 판의 형광체와 서로 대향할 수 있도록 구성되며, 진공 패키징되며, 상기 전계 에미터는 여러 개의 영역으로 분리된 도트들로 이루어지고, 상기 게이트 판의 상기 게이트 구멍이 이들 도트 각각에 대응되는 개수로 구성되어 있으며, 상기 게이트 구멍들 중 적어도 하나는 경사진 내벽을 가지는 것을 특징으로 하는 전계 방출 디스플레이
7 7
제 5 항 또는 제 6 항에 있어서, 상기 아노드 판 및 캐소드 판은 각각 별개의 투명 기판으로 구성되는 것을 특징으로 하는 전계 방출 디스플레이
8 8
제 1, 2, 5 및 6 항 중 어느 하나의 항에 있어서, 상기 각 픽셀의 상기 형광체는 빨강(R), 녹색(G) 또는 파랑색(B)의 형광체인 것을 특징으로 하는 전계 방출 디스플레이
9 9
제 1, 2, 5 및 6 항 중 어느 하나의 항에 있어서, 상기 아노드의 상기 형광체 사이의 일정 영역에는 광차폐막이 더 형성된 것을 특징으로 하는 전계 방출 디스플레이
10 10
제 1, 2, 5 및 6 항 중 어느 하나의 항에 있어서, 상기 전계 에미터는 다이아몬드, 다이아몬드 카본 또는 카본 나노튜브로 이루어진 박막 또는 후막으로 구성되는 것을 특징으로 하는 전계 방출 디스플레이
11 11
제 1, 2, 5 및 6 항 중 어느 하나의 항에 있어서, 상기 제어 소자는 박막 트랜지스터 또는 금속-산화물-반도체 전계 효과 트랜지스터인 것을 특징으로 하는 전계 방출 디스플레이
12 12
제 1, 2, 5 및 6 항 중 어느 하나의 항에 있어서, 상기 게이트 전극에는 DC 전압을 인가하여 상기 캐소드 판의 막형의 전계 에미터로부터 전자 방출을 유도하고, 상기 아노드 판의 상기 투명 전극에 DC 전압을 인가하여 방출된 전자를 고에너지로 가속시키며, 스캔 및 데이터 신호를 상기 캐소드 판의 각 픽셀에 있는 전계 에미터의 제어 소자에 어드레싱하여 상기 전계 에미터의 제어 소자는 전계 에미터의 전자 방출을 제어하여 화상을 표현하는 것을 특징으로 하는 전계 방출 디스플레이
13 13
제 9 항에 있어서, 상기 게이트 판의 게이트 전극에는 50~1500V의 DC전압을 인가되고, 상기 아노드 판의 투명 전극에는 2kV 이상의 고전압이 인가되는 것을 특징으로 하는 전계 방출 디스플레이
14 14
제 9 항에 있어서, 상기 화상의 계조 표현은 상기 제어 소자의 제어를 통해 상기 전계 에미터에 인가되는 데이터 신호 전압의 펄스 진폭 및/또는 펄스 폭(지속시간)을 변화시켜 확보하는 것을 특징으로 하는 전계 방출 디스플레이
15 15
제 1, 2, 5 및 6 항 중 어느 하나의 항에 있어서, 상기 전계에미터에 인가되는 데이터 신호의 전압은 0 내지 50V의 펄스인 것을 인 것을 특징으로 하는 전계 방출 디스플레이
16 16
제 1, 2, 5 및 6 항 중 어느 하나의 항에 있어서, 상기 제어소자는 박막트랜지스터로서, 상기 캐소드 판 상에 금속으로 이루어진 게이트; 상기 게이트를 포함한 캐소드 판 상에 형성된 게이트 절연막; 상기 게이트 및 게이트 절연막의 일부 위에 반도체 박막으로 이루어진 활성층; 상기 활성층의 양끝 영역에 형성된 소스 및 드레인; 상기 소스 및 드레인을 전극과 접속하기 위한 컨택홀을 가지는 층간절연층을 포함하여 구성되는 것을 특징으로 하는 전계 방출 디스플레이
17 17
제 1, 2, 5 및 6 항 중 어느 하나의 항에 있어서, 상기 박막 트랜지스터의 활성층이 비정질 실리콘 또는 폴리실리콘층으로 구성되는 것을 특징으로 하는 전계 방출 디스플레이
18 17
제 1, 2, 5 및 6 항 중 어느 하나의 항에 있어서, 상기 박막 트랜지스터의 활성층이 비정질 실리콘 또는 폴리실리콘층으로 구성되는 것을 특징으로 하는 전계 방출 디스플레이
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