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대칭형 현장 가공형 반도체의 배선을 위하여다중 핀 네트를 이중 핀 네트로 분할하는 방법

  • 기술번호 : KST2015094024
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 설계 기술에 관한 것으로, 특히 대칭형 현장 가공형 반도체(Field Programmable Gate Array, 이하 FPGA라 칭함)의 배선을 위하여 다중 핀 네트를 이중 핀 네트로 분할하는 방법에 관한 것이다. 본 발명은 다중 핀 네트의 분할을 최소 비용의 트리를 구성하는 문제로 변형하여 처리한다. 효율적인 배선이 되기 위한 관건은 K개의 핀을 갖는 다중 핀 네트에서 K-1개의 이중 핀 네트를 분할하는 단계에 있다. K개의 핀을 갖는 다중 핀 네트는 K(K-1)/2개의 이중 핀 네트의 집합이다. 이 집합에서 배선 자원의 활용이 가장 우수한 K-1 개의 이중 핀 네트를 "선택"하는 문제로서 이중 핀 네트로의 "분할" 문제를 생각할 수 있다. 본 발명은 다중 핀 네트를 이중 핀 네트로 분할하는 새로운 기법에 따라 스위칭 포인트의 공유를 증가시킨다.
Int. CL H01L 27/00 (2006.01)
CPC G06F 17/5063(2013.01) G06F 17/5063(2013.01)
출원번호/일자 1019980032839 (1998.08.13)
출원인 한국전자통신연구원
등록번호/일자 10-0275489-0000 (2000.09.21)
공개번호/일자 10-2000-0013774 (2000.03.06) 문서열기
공고번호/일자 (20010115) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1998.08.13)
심사청구항수 2

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 엄낙웅 대한민국 대전광역시 유성구
2 박인학 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 출원심사청구서
Request for Examination		 1998.08.13 수리 (Accepted) 1-1-1998-0100420-06
2 특허출원서
Patent Application		 1998.08.13 수리 (Accepted) 1-1-1998-0100418-14
3 대리인선임신고서
Notification of assignment of agent		 1998.08.13 수리 (Accepted) 1-1-1998-0100419-59
4 등록사정서
Decision to grant		 2000.07.28 발송처리완료 (Completion of Transmission) 9-5-2000-0184819-74
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

상호 일정 간격으로 배치된 다수의 논리 블록과, 그들 사이에 가로/세로 방향으로 배치된 일정 개수의 배선 트랙과, 상기 배선 트랙의 교차부에 제공되며 4개의 방향전환 스위칭 소자 및 2개의 비방향전환 스위칭 소자로 이루어진 다수의 스위칭 포인트를 포함하는 스위치 블록과, 상기 논리 블록의 핀에 연결되는 상기 배선 트랙을 선택하기 위한 다수의 핀 스위칭 소자를 포함하는 연결 블록을 구비한 대칭형 현장 가공형 반도체의 배선을 위하여 다중 핀 네트를 이중 핀 네트로 분할하는 방법에 있어서,

스위칭 포인트의 공유 가능성에 따라 배선 경로를 분류하는 제1 단계;

스위칭 포인트의 공유 정도에 따라 다중 핀 네트를 구성하는 모든 이중 핀 네트의 비용을 산출하는 제2 단계;

상기 논리 블록의 핀을 노드로 하는 상기 다중 핀 네트의 완전 그래프를 형성하는 제3 단계;

완전 그래프에 있는 최소 비용의 에지부터 선택하여 트리를 점진적으로 형성하되, 폐경로가 형성되지 않도록 제한하여 최소 비용의 트리를 구성하는 제4 단계; 및

구성된 상기 최소 비용의 트리에 따라 상기 다중 핀 네트를 이중 핀 네트로 분할하는 제5 단계

를 포함하여 이루어진 대칭형 현장 가공형 반도체의 배선을 위하여 다중 핀 네트를 이중 핀 네트로 분할하는 방법

2 2

제 1 항에 있어서,

상기 제2 단계가

순차적으로 상기 모든 이중 핀 네트를 선택하는 제6 단계;

선택된 상기 이중 핀 네트의 경로에 존재하는 모든 상기 스위치 블록에서 상기 스위칭 포인트의 공유 가능 여부를 판별하는 제7 단계; 및

상기 스위칭 포인트를 공유할 수 없는 상기 스위치 블록의 수를 해당 이중 핀 네트의 비용으로 저장하는 제8 단계

를 포함하여 이루어진 대칭형 현장 가공형 반도체의 배선을 위하여 다중 핀 네트를 이중 핀 네트로 분할하는 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.