요약 | 본 발명은 상당히 많은 수의 PCI 버스 사용 마스터 디바이스를 지원함과 동시에 버스를 사용하고자 하는 마스터 디바이스의 우선 순위, 공정성을 동시에 보장하고, 한 번의 PCI 클럭에 동기되어 동작하도록 함으로써, 버스의 비효율적 사용을 방지하고, PCI 버스 클럭에 동기 되어 동작하게 함으로써, 비동기의 문제를 해결하고, 공정성을 간단한 회로로서 부여함으로써 PCI 버스 상에서 낮은 우선 순위를 갖는 마스터 디바이스의 버스 사용 기회 균등을 동시에 구현할 수 있는 PCI 버스 중재 회로에 관한 것이다. |
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Int. CL | G06F 13/36 (2006.01) |
CPC | G06F 13/374(2013.01) G06F 13/374(2013.01) G06F 13/374(2013.01) G06F 13/374(2013.01) |
출원번호/일자 | 1019960070172 (1996.12.23) |
출원인 | 한국전자통신연구원 |
등록번호/일자 | 10-0194949-0000 (1999.02.10) |
공개번호/일자 | 10-1998-0051296 (1998.09.15) 문서열기 |
공고번호/일자 | (19990615) 문서열기 |
국제출원번호/일자 | |
국제공개번호/일자 | |
우선권정보 | |
법적상태 | 소멸 |
심사진행상태 | 수리 |
심판사항 | |
구분 | |
원출원번호/일자 | |
관련 출원번호 | |
심사청구여부/일자 | Y (1996.12.23) |
심사청구항수 | 3 |