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다중해상도 비디오 장치 및 그의 다중해상도 비디오 데이터서입 및 독출 방법

  • 기술번호 : KST2015094125
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 1. 청구범위에 기재된 발명이 속한 기술분야본 발명은 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴 및 그 제조 방법에 관한 것이다.2. 발명이 이루고자하는 기술적 과제주변 영역의 트랜지스터 형성 공정과 동일하게 진행하면서 효율적으로 정상적인 트랜지스터 특성을 검증할 수 있으며, 인-라인(in-line)에서도 조기에 스크린할 수 있도록 한다.3. 발명의 해결 방법의 요지본 발명은 절연된 제 1 폴리실리콘막과 절연된 제 2 폴리실리콘막을 체인(chain) 형태로 연결하여 제 2 폴리실리콘막 양단간에 전위차를 줄 경우 전류의 흐름이 존재하면 제 1 폴리실리콘막과 제 2 폴리실리콘막 사이에 유전체막이 존재하지 않음을 알 수 있고, 전류의 흐름이 없으면 제 1 폴리실리콘막과 제 2 폴리실리콘막 사이에 유전체막이 존재하고 있음을 알 수 있도록 한다. 유전체막, 테스트 패턴, 전류 흐름
Int. CL H04N 21/433 (2011.01) H04N 21/44 (2011.01)
CPC H04N 21/4334(2013.01) H04N 21/4334(2013.01) H04N 21/4334(2013.01)
출원번호/일자 1019980045964 (1998.10.29)
출원인 한국전자통신연구원
등록번호/일자 10-0317503-0000 (2001.11.30)
공개번호/일자 10-2000-0027919 (2000.05.15) 문서열기
공고번호/일자 (20020115) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항 심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1998.10.29)
심사청구항수 2

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 정연정 대한민국 대전광역시 유성구
2 김채규 대한민국 대전광역시 유성구
3 이단형 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)
2 최승민 대한민국 서울특별시 중구 통일로 **, 에이스타워 *층 (순화동)(법무법인 세종)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 1998.10.29 수리 (Accepted) 1-1-1998-0387306-06
2 대리인선임신고서
Notification of assignment of agent		 1998.10.29 수리 (Accepted) 1-1-1998-0360666-40
3 출원심사청구서
Request for Examination		 1998.10.29 수리 (Accepted) 1-1-1998-0360667-96
4 의견제출통지서
Notification of reason for refusal		 2000.10.30 발송처리완료 (Completion of Transmission) 9-5-2000-0280770-55
5 의견서
Written Opinion		 2000.12.29 수리 (Accepted) 1-1-2000-5403930-53
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
7 거절사정서
Decision to Refuse a Patent		 2001.06.28 발송처리완료 (Completion of Transmission) 9-5-2001-0170321-12
8 명세서등보정서
Amendment to Description, etc.		 2001.07.25 보정승인 (Acceptance of amendment) 7-1-2001-0016429-14
9 등록결정서
Decision to grant		 2001.10.16 발송처리완료 (Completion of Transmission) 9-5-2001-0280025-04
10 FD제출서
FD Submission		 2001.12.03 수리 (Accepted) 2-1-2001-5199340-63
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
12 [대리인사임]대리인(대표자)에 관한 신고서
[Resignation of Agent] Report on Agent (Representative)		 2008.11.06 수리 (Accepted) 1-1-2008-5055004-78
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

반도체 기판 상부의 선택된 영역에 소정의 간격을 두고 이격되어 절연되도록 형성된 다수의 게이트 산화막과,

상기 게이트 산화막 상부에 각각 형성된 다수의 제 1 폴리실리콘막과,

상기 각각의 제 1 폴리실리콘막의 소정 영역이 노출되고, 노출된 반도체 기판이 폐쇄되도록 형성된 유전체막과,

상기 소정 영역이 노출된 제 1 폴리실리콘막과 접촉되며, 상기 제 1 폴리실리콘막 상부에 형성된 유전체막에 의해 절연되도록 형성된 제 2 폴리실리콘막으로 이루어지되, 상기 제 2 폴리실리콘막의 소정 부분에 전류를 인가하였을 경우 다른 부분에서의 전류를 측정하여 상기 제 1 폴리실리콘막과 상기 제 2 폴리실리콘막 사이에 잔류하는 유전체막을 검증하는 것을 특징으로 하는 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴

2 2

제 1 항에 있어서, 상기 제 1 폴리실리콘막의 노출되는 영역의 크기는 주변 영역 트랜지스터의 최소 사이즈와 동일하게 하는 것을 특징으로 하는 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴

3 3

반도체 기판 상부에 게이트 산화막 및 제 1 폴리실리콘막을 형성한 후 소정을 간격을 두고 서로 이격되도록 패터닝하는 단계와,

전체 구조 상부에 유전체막을 형성한 후 상기 제 1 폴리실리콘막의 소정 영역이 노출되도록 패터닝하는 단계와,

전체 구조 상부에 제 2 폴리실리콘막을 증착한 후 노출된 상기 제 1 폴리실리콘막과 접촉되고, 상기 유전체막 사이에서 절연되도록 패터닝하는 단계를 포함하여 이루어지되, 상기 제 2 폴리실리콘막의 소정 부분에 전류를 인가하여 다른 부분에서의 전류량에 따라 상기 제 1 폴리실리콘막과 상기 제 2 폴리실리콘막 사이에 잔류하는 유전체막을 검증하는 것을 특징으로 하는 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴 제조 방법

4 4

제 3 항에 있어서, 상기 제 1 폴리실리콘막 및 게이트 산화막은 제 1 폴리실리콘 마스크를 이용한 리소그라피 공정 및 식각 공정에 의해 소정의 간격으로 각각 이격되어 절연되도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴 제조 방법

5 5

제 3 항에 있어서, 상기 유전체막은 유전체막 마스크를 이용한 리소그리피 공정 및 식각 공정에 의해 상기 제 2 폴리실리콘막이 겹쳐져 형성되는 제 1 폴리실리콘막의 상부만 노출되도록 패터닝되는 것을 특징으로 하는 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴 제조 방법

6 6

제 3 항에 있어서, 상기 제 1 폴리실리콘막의 노출되는 영역의 크기는 주변 영역 트랜지스터의 최소 사이즈와 동일하게 하는 것을 특징으로 하는 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴 제조 방법

7 7

반도체 기판 상부의 소정 영역에 형성된 필드산화막에 의해 셀영역, 주변영역 및 테스트 패턴영역이 확정된 플래쉬 메모리 셀의 상기 셀영역에는 제 1 폴리실리콘막, 유전체막 및 제 2 폴리실리콘막이 적층된 플래쉬 메모리 셀이 형성되고 상기 주변영역에는 제 1 폴리실리콘막 및 제 2 폴리실리콘의 적층된 구조의 트랜지스터가 형성된 플래쉬 메모리 소자에 있어서,

상기 테스트 패턴영역에는 상기 반도체 기판의 소정 영역을 노출시키고 상기 필드산화막을 완전히 폐쇄하도록 제 2 폴리실리콘막이 형성되어 상기 제 2 폴리실리콘막의 소정 부분에 전류를 인가하고 다른 부분에서의 전류량에 따라 상기 주변영역의 제 1 폴리실리콘막과 제 2 폴리실리콘막 사이에 잔류하는 상기 유전체막을 검증하는 것을 특징으로 하는 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴

8 8

반도체 기판상에 다수의 필드 산화막을 형성하여 상기 필드 산화막에 의해 절연된 액티브 영역을 확정하는 단계와,

전체 구조 상부에 제 1 폴리실리콘막을 형성한 후 주변 영역은 잔류시키고, 테스트 패턴 영역은 완전히 제거하는 단계와,

전체 구조 상부에 유전체막을 형성한 후 테스트 패턴 영역의 유전체막을 완전히 제거하는 단계와,

전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 상기 액티브 영역의 반도체 기판의 소정 영역이 노출되고, 상기 필드 산화막이 완전히 폐쇄되도록 패터닝하는 단계를 포함하여 이루어져 상기 제 2 폴리실리콘막의 소정 부분에 전류를 인가하여 다른 부분에서의 전류량에 따라 상기 제 1 폴리실리콘막과 상기 제 2 폴리실리콘막 사이에 잔류하는 유전체막을 검증하는 것을 특징으로 하는 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴 제조 방법

9 9

제 8 항에 있어서, 상기 유전체막은 증착 공정으로 형성된 제 1 산화막, 증착 공정으로 형성된 질화막 및 증착 공정으로 형성된 제 2 산화막으로 이루어진 ONO막인 것을 특징으로 하는 플래쉬 메모리 소자의 유전체막 검증용 테스트 패턴 제조 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.