| 1 |
1
제1 소자를 포함하는 제1 영역 및 제2 소자를 포함하는 제2 영역을 갖고, 하부 기판 및 상부 기판이 접합된 기판;상기 하부 기판 및 상부 기판 사이에 개재되되, 상기 제1 영역 상에 배치된 에피층 및 상기 제2 영역 상에 배치된 절연층;상기 제1 소자 및 제2 소자를 이격시키는 소자분리 패턴; 및상기 상부 기판과 상기 절연층 사이 및 상기 상부 기판과 상기 에피층 사이에 개재된 도핑 패턴을 포함하되,상기 제1 소자는 상기 도핑 패턴 및 상기 에피층을 통해 상기 하부 기판과 전기적으로 연결되고,상기 제2 소자는 상기 도핑 패턴 및 상기 절연층을 통해 상기 하부 기판과 전기적으로 격리된 반도체 소자
|
| 2 |
2
제 1 항에 있어서,상기 도핑 패턴은 상기 기판에 평행하게 배치된 하부 도핑층 및 상기 하부 도핑층의 양 단에서 수직하게 연장되고 상기 소자분리 패턴과 접하도록 배치된 측벽 도핑층을 포함하는 반도체 소자
|
| 3 |
3
제 1 항에 있어서,상기 하부 기판 내에 배치된 매몰 도핑층을 더 포함하되,상기 매몰 도핑층은 상기 제1 영역에서 상기 에피층과 접하도록 배치된 반도체 소자
|
| 4 |
4
제 1 항에 있어서,상기 상부 및 하부 기판들은 제1 도전형으로 도핑되고, 상기 에피층 및 상기 도핑 패턴은 상기 제1 도전형과 반대되는 제2 도전형으로 도핑된 반도체 소자
|
| 5 |
5
제 1 항에 있어서,상기 제1 소자는 상기 도핑 패턴과 접하도록 배치된 깊은 웰을 포함하는 반도체 소자
|
| 6 |
6
제 1 항에 있어서,상기 제1 소자는 DMOS 트랜지스터인 반도체 소자
|
| 7 |
7
제 1 항에 있어서,상기 제1 소자는 소스, 드레인, 및 트렌치 게이트를 포함하되,상기 소스, 상기 드레인, 및 상기 트렌치 게이트는 상기 상부 기판의 상부면에 배치된 금속 배선들과 연결된 반도체 소자
|
| 8 |
8
제 1 항에 있어서,상기 제2 소자는 상기 도핑 패턴과 이격되도록 배치된 적어도 하나의 웰을 포함하는 반도체 소자
|
| 9 |
9
제 1 항에 있어서,상기 제2 소자는 CMOS 소자인 반도체 소자
|
| 10 |
10
제 1 항에 있어서,상기 기판은 제3 소자를 포함하는 제3 영역을 더 포함하되,상기 제3 소자는 바이폴라(bipolar) 트랜지스터인 반도체 소자
|
| 11 |
11
제1 내지 제3 영역을 갖는 하부 기판 상에 절연층을 형성하는 단계;상기 제1 영역의 상기 하부 기판 상에 에피층을 형성하는 단계;상기 제1 내지 제3 영역을 갖는 상부 기판 상에 하부 도핑층을 형성하는 단계;상기 에피층 및 상기 절연층과 상기 하부 도핑층이 접하도록 상기 하부 및 상부 기판들을 접합하는 단계;상기 제1 영역의 상기 상부 기판 내에 깊은 웰을 형성하는 단계;상기 제2 영역의 상기 상부 기판 내에 적어도 하나의 웰을 형성하는 단계;상기 상부 기판 및 상기 하부 도핑층을 관통하는 트렌치들을 형성하는 단계;상기 트렌치들의 양 측벽을 채우는 측벽 도핑층을 형성하는 단계; 및상기 트렌치들의 공간을 채우는 소자분리 패턴들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법
|
| 12 |
12
제 11 항에 있어서,상기 제1 영역의 상기 하부 기판 상에 에피층을 형성하는 단계는,상기 에피층이 형성될 영역의 상기 절연층을 식각하여 상기 하부 기판을 노출하는 단계; 및에피택시얼 공정을 수행하여 상기 에피층을 형성하는 단계를 포함하는 반도체 소자
|
| 13 |
13
제 11 항에 있어서,상기 상부 기판 상에 하부 도핑층을 형성하는 단계는 이온 주입 및 확산 공정을 이용하되, 상기 하부 도핑층은 상기 상부 기판과 반대 도전형으로 도핑되는 반도체 소자의 제조 방법
|
| 14 |
14
제 11 항에 있어서,상기 제1 영역의 상기 깊은 웰은 상기 하부 도핑층과 접하도록 형성되는 반도체 소자의 제조 방법
|
| 15 |
15
제 11 항에 있어서,상기 상부 기판을 열처리하여 상기 에피층 아래의 상기 하부 기판의 내부로 불순물을 확산하여, 상기 제1 영역의 상기 하부 기판 내에 매몰 도핑층을 형성하는 는 단계를 더 포함하는 반도체 소자의 제조 방법
|
| 16 |
16
제 11 항에 있어서,상기 제2 및/또는 제3 영역의 상기 상부 기판 내에 깊은 웰을 형성하는 단계를 더 포함하되,상기 깊은 웰은 상기 제1 영역의 상기 깊은 웰과 동시에 형성되는 반도체 소자의 제조 방법
|
| 17 |
17
제 11 항에 있어서,상기 제2 영역의 상기 적어도 하나의 웰은 상기 하부 도핑층과 이격되어 형성되는 반도체 소자의 제조 방법
|
| 18 |
18
제 11 항에 있어서,상기 측벽 도핑층을 형성하는 단계는,상기 트렌치들의 측벽에에 고농도의 불순물이 함유된 스페이서 절연막을 도포하는 단계; 및 상기 스페이서 절연막을 열처리하는 단계를 포함하는 반도체 소자의 제조 방법
|
| 19 |
19
제 11 항에 있어서,상기 소자분리 패턴들을 형성하는 단계는,상기 측벽 도핑층이 형성된 상기 트렌치들의 내부에 소자분리 절연막을 도포하는 단계;상기 소자분리 절연막을 상부 기판의 상부면이 노출될 때까지 연마하는 단계를 포함하는 반도체 소자의 제조 방법
|
| 20 |
20
제 11 항에 있어서,상기 제1 영역 상에 DMOS 소자를 형성하는 단계;상기 제2 영역 상에 CMOS 소자를 형성하는 단계; 및상기 제3 영역 상에 바이폴라(bipolar) 소자를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법
|
