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승수와 피승수의 데이타를 받아들이기 위한 레지스터 X(1) 및 레지스터 Y(2)와, 상기 승수레지스터 X(1)로부터 MB(Modifide Booth) 알고리즘을 실현하기 위한 제어신호를 발생시키는 부트(Booth) 엔코더(3)와의 제어신호에 의해 초기 부분적합 비트들을 발생시키는 초기 부분적합 발생수단(4)과, 상기 초기 부분적합 발생수단(4)에서 발생한 초기 부분적합 노드들의 승산을 위해 사용되는 GTSM(Group Tree Structure Method) 알고리즘을 수행하는 GTSM 수행수단(5)과, 상기 GTSM 수행수단(5)에서 출력되는 최종 승산결과를 저장하기 위한 출력레지스터(6)를 구비한 것을 특징으로 하는 고속승산기
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제 1 항에 있어서, 상기 초기 부분적합 발생회로(4)는, 피승수값을 저장하기 위한 레지스터(22)와, 승수값을 저장하기 위한 레지스터와 부트(Booth) 엔코더(3)를 포함한 승수제어회로(23)와, 상기 승수제어회로(23)로부터 전달받은 제어신호에 의해 상기 레지스터(22)로부터 전달받은 피승수값을 가산하는 다수의 가산기(7)를 구비하는 것을 특징으로 하는 고속승산기
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제 2 항에 있어서, 상기 부트 엔코더(3)는, 상기 승수를 입력하는 레지스터 X(1)로부터 전달받은 3개의 입력비트 A, B, C를, /A, B, C로서 입력받는 제 1 앤드(AND)게이트(8)와, 상기 3개의 입력비트 A, B, C를 A, / B, /C로서 입력받는 제 2 앤드게이트(9)와, 상기 제 1 앤드게이트(8)와 제 2 앤드게이트(9)의 출력을 입력으로 받아 피승수의 맨 우측 비트에 "0"을 삽입한 후 가산연산을 수행한 다음 가산결과의 자리수를 MB(Modified Booth) 알고리즘에 따라 2자리 이동하기 위한 신호(D)를 출력하는 제 1 오아(OR)게이트(10)와, 상기 3개의 입력비트 A, B, C를 /A, /B, /C로서 입력받는 제 3 앤드게이트(11)와, 상기 3개의 입력비트 A, B, C를 입력받는 제 4 앤드게이트(12)와, 상기 제 3 앤드게이트(11)와 제 4 앤드게이트(12)의 출력을 입력받아 아무런 덧셈의 과정없이 자리수만 2자리 이동하도록 제어하는 신호(N)를 출력하는 제 2 오아게이트(13)와, 상기 3개의 입력비트중 최좌측 입력비트(A)를 취해 출력제어신호의 양/음상태를 나타내는 제어신호(P)를 출력하는 버퍼(14)를 구비하는 것을 특징으로 하는 고속승산기
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