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입력되는 2진 데이터의 지터 크기와 원천 클럭 펄스의 주파수 안정도에 따라 원천 클럭 펄스의 최소주파수를 정하여 데이터에서 지터가 발생하더라도 안정되게 데이터 및 비트 동기된 클럭 펄스를 복구하는 비트 동기 장치에 있어서, 규정된 안정도를 가지며, 입력되는 2진 데이타 비트 속도에 대해서 대략 n(n은 2이상의 정수)배 되는 원천 클럭 펄스를 발생시키는 원천 클럭 펄스 발생수단(21), 입력되는 2진 데이터(NRZ 데이터) 입력라인과 상기 원천 클럭 펄스 발생수단(21)에 연결되어 상기 원천 클럭 펄스에 대해서동상인 동상원천 클럭 펄스와 상기 원천 클럭 펄스에 대해서 역상인 역상 원천 클럭 펄스를 사용하여 입력되는 2진 데이터에서 천이가 발생할 때마다 이를 검출하여 상기 동상 원천 클럭 펄스에 동기된 제1천이 검출 신호(TDS1)를 출력하고 상기 역상 원천 클럭 펄스에 동기된 제2천이 검출 신호(TDS2)를 출력하는 천이 검출 수단(22), 상기 원천 클럭 펄스 발생수단(21)과 천이 검출 수단(22)에 연결되어 상기 천이 검출 수단(21)의 출력인 제1천이 검출 신호와 제2천이 검출 신호에 맞추어 미리 설정된 로드 값으로 n비트 링 시프트하거나 n-1 계수하여 상기 원천 클럭 펄스의 반주기 분해도로 입력되는 2진 데이터에 비트 동기된 비트 동기 클럭 펄스(BSCP)를 출력하는 n비트 링 시프트(n-1 계수) 수단(23), 상기 입력되는 2진 데이터와 입력라인과 상기 n비트 링 시프트(n-1 계수) 수단(23)에 연결되어 입력되는 2진 데이터를 상기 n비트 링 시프트(n-1 계수) 수단(23)에서 출력된 비트 동기 클럭 펄스로 리타이밍하는 리타이밍 수단(24)을 구비한 것을 특징으로 하는 디지틀 비트 동기 장치
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제1항에 있어서, 상기 천이 검출수단(22)은, 입력되는 2진 데이터를 데이터입력단(D1)로 입력하고 클럭 펄스입력단(CP1)에는 상기 원천 클럭 펄스 발생수단(21)의 원천 클럭 펄스에 대해서 동상인 동상 원천 클럭 펄스(SCP)를 입력하는 제1 D 플립플롭(30l), 상기 제1D 플립플롭(301)의 출력(Q1)을 데이터입력단(D2)으로 입력하고 클럭펄스입력단(CP2)에는 상기 원천 클럭 펄스 발생 수단(21)의 원천 클럭 펄스에 대해서 동상인 동상 원천 클럭 펄스(SCP)를 입력시키는 제2D 플립플롭(302), 상기 제1D 플립플롭(301)의 출력(Q1)을 한 입력단으로 입력시키고 제2D 플립플롭(302)의 출력(Q2)을 타 입력단으로 입력하고, 출력에서는 제1천이 검출 신호를 출력하는 제1 2입력 배타적 OR 게이트(305), 입력되는 2진 데이터를 데이터 입력단(D3)으로 입력하고 클럭 펄스 입력단(CP3)에는 상기 원천 클럭 펄스 발생수단(21)의 원천 클럭 펄스에 대해서 역상인 역상 원천 클럭 펄스를 입력하는 제3D 플립플롭(303), 상기 제3D 플립플롭(303)의 출력(Q3)을 데이터입력단(D4)로 입력시키고 클럭 펄스 입력단(CP4)에는 상기 원천 클럭 펄스 발생수단(21)의 원천 클럭 펄스에 대해서 역상인 역상원천 클럭 펄스(/SCP)를 입력하는 제4D 플립플롭(304), 상기 제3D풀립플롭(303)의 출력(Q3)을 한 입력단으로 입력시키고 제4D 플립플롭(304)의 출력(Q4)을 나머지 입력단으로 입력하고 출력에서는 제2천이 검출 신호를 출력하는 제2 2입력 배타적 OR 게이트(306)를 구비간 것을 특징으로 하는 디지틀 비트 동기 장치
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제1항에 있어서, n비트 링 시프트(n-1 계수) 수단(23)은, 상기 천이 검출 수단(22)의 제1전이 검출 신호(TDS1)를 한 입력단으로 입력하는 제1 2입력 NOR 게이트(405), 상기 제1 2입력 NOR 게이트(405)의 출력을 데이터 입력단(D1)에 입력하고 상기 원천 클럭 펄스 발생수단(21)의 동상 원천 클럭 펄스(SCP)를 클럭 펄스입력단(CP1)에 입력시키는 제1D 플립플롭(401), 상기 제1D 플립플롭(401)의 부출력(/Q1)을 한 입력단에 입력하고 상기 천이 검출 수단(22)의 제1천이 검출 신호(TDS1)를 타입력단에 입력하는 제2 2입력 NOR 게이트(406), 상기 제2 2입력 NOR 게이트(406)의 출력을 데이터 입력단(D2)에 입력하고 상기 원천 클럭 펄스 발생수단(21)의 동상원천 클럭 펄스(SCP)를 클럭 펄스입력단(CP2)에 입력하는 제2D 플립플롭(402), 상기 제2D 플립플롭(402)의 출력(Q2)을 한 입력단에 입력하고 상기 천이 검출 수단(22)의 제1천이 검출 신호(TDS1)를 타 입력단에 입력하는 제1 2입력 OR 게이트(407), 상기 제1 2입력 OR 게이트(407)의 출력을 데이타 입력단에 입력하고 상기 원천 클럭 펄스 발생 수단(21)의 동상 원천 클럭 펄스(SCP)를 클릭 펄스입력단(CP3)에 입력하는 제3D 플립플롭(403), 상기 제3D 플립플롭(603)의 출력(Q3)을 한 입력단에 입력하고 상기 천이 검출수단(22)의 제1천이 검출 신호(TDS1)를 타 입력단에 입력하는 제2 2입력 OR 게이트(408), 상기 제2 2입력 OR 게이트(408)의 출력을 데이터 입력단(D4)에 입력하고 상기 원천 클럭 펄스 발생수단(21)의 동상 원천 클럭 펄스(SCP)를 클럭 펄스입력단(CP4)에 입력시키고 부출력(/Q4)을 제1 2입력 NOR 게이트(405)의 타 입력단에서 각각 출력하는 제4D 플립플롭(404), 상기 천이 검출 수단(22)의 제2천이 검출신호(TDS2)를 한 입력단으로 입력하는 제3 2입력 NOR 게이트(415), 상기 제3 2입력 NOR 게이트(415)의 출력을 데이터 입력단(D11)에 입력하고 상기 원천 클럭 펄스 발생 수단(21)의 역상 원천 클럭 펄스(/SCP)를 클럭 펄스입력단(CP11)에 입력하는 제5D 플립플롭(411), 상기 제5D 립플롭(411)의 부출력(/Q11)을 한 입력단에 입력하고 상기 천이 검출수단(22)의 제2선이 검출 신호를 타 입력단에 입력하는 제4 2입력 NOR 게이트(416), 상기 제4 2입력 NOR 게이트(416)의 출력을 데이터 입력단(D12)에 입력하고 상기 원천 클럭 펄스 발생수단(21)의 역상 원천 클럭 펄스(/SCP)을 클럭 펄스입력단(CP12)에 입력하는 제6D 플립플롭(412), 상기 제6D 플립플롭(412)의 출력(Q12)을 한 입력단에 입력하고 상기 천이 검출 수단(22)의 제2선이 검출 신호(TDS2)를 타 입력단에 입력하는 제3 2입력 OR 게이트(417), 상기 제3 2입력 OR 게이트(417)의 출력을 데이터 입력단(D13)에 입력하고 상기 원천 클럭 펄스 발생수단(21)의 역상 원천 클럭 펄스(/SCP)를 클럭 펄스 입력단(CP13)에 입력하는 제7D 플립플롭(413), 상기 제7D 플립플롭(413)의 출력(Q13)을 한 입력단에 입력하고 상기 천이 검출 수단(22)이 제2 천이 검출신호를 타 입력단에 입력하는 제4 2입력 OR 게이트(4l8), 상기 제4 2입력 OR 게이트(418)의 출력을 데이터입력단(D14)에 입력하고 상기 원천 클럭 펄스 발생수단(21)의 동상 원천 클럭 펄스(SCP)를 클럭 펄스 입력단(CP14)에 입력시키고 부출력(/Q14)을 게3 2입력 NOR 게이트(415)의 타 입력단에 각각 출력하는 제8D 플립플롭(414), 제4D 플립플롭(401)의 출력(Q1)을 한 입력단으로 입력하고 제8D 플립플롭(408)의 출력(Q8)을 타 입력단에 입력하고 출력인 비트 동기 펄스(BSCP)를 리타이밍 수단(24)으로 출력하는 2입력 AND 게이트(509)를 구비한 것을 특징으로 하는 디지틀 비트 동기 장치
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