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슬립제어신호의 제어하에 데이터신호를 제1 인버터에 의해 반전시켜 출력하는 제1 신호반전 회로부;
상기 제1 신호반전 회로부로부터 전달되는 신호를 상기 슬립제어신호의 제어하에 제2 인버터에 의해 반전시켜 출력하는 제2 신호반전 회로부; 및
상기 제2 신호반전 회로부에서 출력되는 신호와 클럭신호를 입력으로 하며, 상기 슬립제어신호의 제어하에 게이트된 신호를 출력하는 앤드 게이트 회로부를 포함하며,
상기 앤드 게이트 회로부의 출력은 대상 논리회로부에 전달되고, 상기 대상 논리회로부의 출력이 상기 데이터신호로서 상기 제1 신호반전 회로부로 입력되는 클럭 게이팅 회로
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제7항에 있어서,
상기 슬립제어신호는 슬립신호와 반전 슬립신호를 포함하는 클럭 게이팅 회로
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제7항에 있어서,
상기 제1 신호반전 회로부는,
데이터 단자로 입력되는 데이터신호를 반전시켜 상기 제2 신호반전 회로부로 전달하는 제1 인버터;
전원 단자 측에 연결되는 소스, 슬립신호가 입력되는 게이트, 상기 제1 인버터에 연결되는 드레인을 갖는 제1 PMOS 트랜지스터; 및
상기 제1 인버터에 연결되는 드레인, 반전 슬립신호가 입력되는 게이트, 접지에 연결되는 소스를 갖는 제1 NMOS 트랜지스터를 구비하고,
상기 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터는 높은 문턱 전압을 가지는 것을 특징으로 하는 클럭 게이팅 회로
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제7항에 있어서,
상기 제2 신호반전 회로부는,
상기 제1 신호반전 회로부로부터 전달되는 신호를 반전시켜 상기 앤드 게이트 회로부로 전달하는 제2 인버터;
전원 단자 측에 연결되는 소스, 슬립신호가 입력되는 게이트, 상기 제2 인버터에 연결되는 드레인을 갖는 제2 PMOS 트랜지스터; 및
상기 제2 인버터에 연결되는 드레인, 반전 슬립신호가 입력되는 게이트, 접지에 연결되는 소스를 갖는 제2 NMOS 트랜지스터를 구비하고,
상기 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터는 높은 문턱 전압을 가지는 것을 특징으로 하는 클럭 게이팅 회로
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제7항에 있어서,
상기 제1 신호반전 회로부에서 출력되는 신호를 상기 클럭신호의 제어에 의해 상기 제2 신호반전 회로부로 전달하는 전달 게이트를 더 포함하는 클럭 게이팅 회로
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제7항에 있어서,
상기 제2 신호반전 회로부에서 출력되는 신호를 피드백하여 상기 클럭신호의 제어하에 상기 제2 신호반전 회로부로 전달하는 피드백 회로부를 더 포함하되,
상기 피드백 회로부는,
상기 제2 신호반전 회로부에서 출력되는 신호를 반전시켜 출력하는 제3 인버터;
상기 제2 신호반전 회로부로부터 전달되는 신호를 수신하는 소스, 상기 제3 인버터에서 출력되는 신호를 수신하는 게이트, 상기 소스와 연결된 드레인을 갖는 제3 PMOS 트랜지스터; 및
상기 제2 인버터에 연결되는 드레인, 상기 제3 인버터에서 출력되는 신호를 수신하는 게이트, 접지에 연결된 소스를 갖는 제3 NMOS 트랜지스터를 구비하며,
상기 제3 PMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터는 높은 문턱 전압을 가지는 것을 특징으로 하는 클럭 게이팅 회로
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제7항에 있어서,
상기 앤드 게이트 회로부는,
상기 제2 신호반전 회로부에서 출력되는 신호와 상기 클럭신호를 입력으로 하는 앤드 게이트;
전원 단자 측에 연결되는 소스, 슬립신호가 입력되는 게이트, 상기 앤드 게이트에 연결되는 드레인을 갖는 제4 PMOS 트랜지스터; 및
상기 앤드 게이트에 연결되는 드레인, 반전 슬립신호가 입력되는 게이트, 접지에 연결되는 소스를 갖는 제4 NMOS 트랜지스터를 구비하고,
상기 제4 PMOS 트랜지스터와 상기 제4 NMOS 트랜지스터는 높은 문턱 전압을 가지는 것을 특징으로 하는 클럭 게이팅 회로
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제13항에 있어서,
상기 제1 인버터, 상기 제2 인버터 그리고 상기 앤드 게이트 각각은 낮은 문턱 전압을 가지는 PMOS 트랜지스터와 낮은 문턱 전압을 가지는 NMOS 트랜지스터로 이루어지는 클럭 게이팅 회로
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