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캐패시터를 사용한 씨모스 클럭 버퍼회로

  • 기술번호 : KST2015095938
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 1. 청구범위에 기재된 발명이 속한 기술분야캐패시터를 사용한 CMOS 클럭 버퍼회로.2. 발명이 해결하려고 하는 기술적 과제저전력/고속의 동작을 구현할 수 있는 클럭 버퍼를 제공하고자 함.3. 발명의 해결방법의 요지nMOS와 pMOS 트랜지스터의 드레인을 서로 연결하고, 입력단은 따로 입력단과 캐패시터를 통하여 연결하고, 각 트랜지스터의 게이트 전압은 임계부근의 값을 갖도록 바이어스하여, 입력 신호가 조금만 변화하여도 nMOS, pMOS 트랜지스터는 빠른 시간내에 온/오프할 수 있도록 하여, 종래의 인버터구조가 갖는 전원단에서 접지전위로 흐르는 전류를 최소화하고, 적은 양의 소모전력으로도 빠른 상승 및 하강 시간을 얻게 함.4. 발명의 중요한 용도모든 IC 소자의 클럭 입력단에 유용함.
Int. CL G11C 7/00 (2006.01) G11C 7/312 (2006.01)
CPC H03K 19/018521(2013.01) H03K 19/018521(2013.01)
출원번호/일자 1019960069807 (1996.12.21)
출원인 한국전자통신연구원
등록번호/일자 10-0236963-0000 (1999.10.05)
공개번호/일자 10-1998-0050959 (1998.09.15) 문서열기
공고번호/일자 (20000115) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1996.12.21)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김욱 대한민국 서울특별시 종로구
2 권종기 대한민국 대전광역시 서구
3 이종렬 대한민국 대전광역시 유성구
4 오창준 대한민국 대전광역시 유성구
5 송원철 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 대리인선임신고서
Notification of assignment of agent		 1996.12.21 수리 (Accepted) 1-1-1996-0231231-32
2 출원심사청구서
Request for Examination		 1996.12.21 수리 (Accepted) 1-1-1996-0231232-88
3 특허출원서
Patent Application		 1996.12.21 수리 (Accepted) 1-1-1996-0231230-97
4 출원인정보변경 (경정)신고서
Notification of change of applicant's information		 1997.04.04 수리 (Accepted) 1-1-1996-0231233-23
5 명세서등보정서
Amendment to Description, etc.		 1998.03.12 보정승인 (Acceptance of amendment) 1-1-1996-0231234-79
6 등록사정서
Decision to grant		 1999.07.24 발송처리완료 (Completion of Transmission) 9-5-1999-0227957-71
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

입력단에 각각의 일단이 공통으로 연결되어 별도의 전압을 생성하는 제1 및 제2캐패시터와, 상기 제1캐패시터의 타단에 게이트가 연결된 제1MOS 트랜지스터와, 상기 제2캐패시터의 타단에 게이트가 연결된 제2MOS 트랜지스터를 포함하는 것을 특징으로 하는 클럭 버퍼회로

2 2

제1항에 있어서, 상기 제1 및 제2MOS 트랜지스터의 게이트에 각 트랜지스터의 임계 전압 부근의 값을 생성하여 제공하는 수단을 더 포함하는 것을 특징으로 하는 클럭 버퍼회로

3 3

제2항에 있어서, 상기 임계전압 부근 값 제공 수단과 상기 제1 및 제2MOS 트랜지스터의 게이트 사이에 삽입 연결되는 제1 및 제2저항을 더 포함하는 것을 특징으로 하는 클럭 버퍼회로

4 4

제2항에 있어서, 상기 임계전압 부근 값 제공 수단은, 게이트와 드레인이 서로 연결되면서 상기 제1MOS 트랜지스터 게이트측에 연결되고, 소스는 전원전압(VDD)에 연결된 제3MOS 트랜지스터와, 게이트와 드레인이 서로 연결되면서 상기 제2MOS 트랜지스터 게이트측에 연결되고, 소스는 접지전위(GND)에 연결된 제4MOS 트랜지스터를 구비하는 것을 특징으로 하는 클럭 버퍼회로

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.