두 계층간의 데이타 접속을 위한 선입선출(FIFO) 회로에 있어서, 데이타의 저장 영역을 지시하는 쓰기 어드레스(WADD) 신호에 따라 입력 데이타(TXDATA)를 저장하고, 데이타의 출력 영역을 지시하는 읽기 어드레스(RADD) 신호에 따라 데이타(C4DATA)를 출력하는 메모리 수단(1); 상기 입력 데이타(TXDATA)가 유효함을 나타내는 입력 인에이블(TXENB) 신호, 상기 입력 데이타(TXDATA)의 시작점을 지시하는 입력 데이타 시작(TXSOC) 신호, 상기 입력 데이타(TXDATA)와 동기된 입력 데이타 클럭(TCCLK) 및 플래그(FLAG) 상태를 나타내는 다수의 플래그(FLAG) 신호를 입력받으며, 상기 쓰기 어드레스(WADD) 신호를 출력하여 한 데이타 블럭을 상기 메모리 수단(1)에 저장한 후에 해당 메모리 영역의 상태와 주소를 각각 나타내는 쓰기 플래그 인(WFIN) 신호와 쓰기 플래그 어드레스(WFADD) 신호를 출력하고, 상기 쓰기 어드레스(WADD) 신호가 활성화 상태이고 상기 메모리 수단(1)이 풀(FULL)일 때 버퍼 풀 알람(BFALA) 신호를 출력하는 쓰기 제어 수단(2); 상기 입력 데이타(TXDATA)의 제1소정의 구간에서만 활성화 되는 C4 인에이블(C4EN) 신호, 상기 C4 인에이블(C4EN) 신호의 활성화 구간동안 물리 계층에 사용되는 물리 계층 클럭(CK)을 계수하여 제2소정의 구간마다 활성화되는 제어신호(CS1), 상기 물리 계층 클럭(CK) 및 상기 다수의 플래그(FLAG) 신호를 입력받으며, 상기 읽기 어드레스(RADD) 신호를 출력하여 한 데이타 블럭을 상기 메모리 수단(1)으로부터 출력한 후에 해당 메모리 영역에 대응하는 읽기 플래그 인(RFIN) 신호와 읽기 플래그 어드레스(RFADD) 신호를 출력하는 읽기 제어 수단(4); 및 상기 쓰기 플래그 인(WFIN) 신호, 쓰기 플래그 어드레스(WFADD) 신호, 읽기 플래그 인(RFIN) 신호 및 읽기 플래그 어드레스(RFADD) 신호를 입력받아 메모리 수단(1) 영역의 현재 상태와 일 대 일로 대응하는 다수의 플래그(FLAG) 신호를 출력하고, 소정의 갯수 이상의 메모리 영역이 풀(FULL)일 경우 송신 풀(TxFULL) 신호를 출력하는 플래그 상태 관리 수단(3)을 포함하는 것을 특징으로 하는 데이타 접속을 위한 선입선출(FIFO) 회로

제1항에 있어서, 상기 입력 인에이블(TXENB) 신호와 입력 데이타 클럭(TCCLK)에 따라 상기 메모리 수단(1)에 저장되는 입력 데이타(TXDATA)를 래치하는 래치 수단(9)를 더 포함하는 것을 특징으로 하는 데이타 접속을 위한 선입선출(FIFO) 회로

제1항에 있어서, 리셋트(RESET) 신호를 구동하여 상기 메모리 수단(1), 쓰기 제어 수단(2), 플래그 상태 관리 수단(3), 상기 읽기 제어 수단(4), 래치 수단(9)에 각각 입력되는 리셋트 신호 구동 수단을 더 포함하는 것을 특징으로 하는 데이타 접속을 위한 선입선출(FIFO) 회로

제1항에 있어서, C4 인에이블(C4EN) 신호를 구동하여 상기 플래그 상태 관리 수단(3)과 읽기 제어 수단(4)에 각각 입력되게 연결하는 C4 인에이블 신호 구동 수단을 더 포함하는 것을 특징으로 하는 데이타 접속을 위한 선입선출(FIFO) 회로

제1항에 있어서, 상기 쓰기 제어수단(2)은, 상기 송신 데이타 시작(TXSOC) 신호와 송신 인에이블(TXENB) 신호에 따라 상기 송신 데이타 클럭(TCCLK)를 계수하여, 상기 쓰기 어드레스(WADD) 신호의 일부를 구성하는 데이타를 상기 메모리 수단(1)으로 출력하는 제1데이타 수단(21); 상기 제1계수 수단(21)의 출력이 데이타 블럭의 마지막 바이트일 때, 상기 쓰기 플래그 인(WFIN) 신호를 상기 플래그 상태 관리 수단(3)으로 출력하는 비교 수단(22); 제어 입력에 따라 상기 플래그 상태 관리 수단(3)에서 출력되는 플래그(FLAG) 신호 중 어느 하나를 선택한 후에 반전하여 출력하는 인버팅 다중화 수단(25); 상기 송신 인에이블(TXENB) 신호, 상기 제1비교 수단(22)에서 출력되는 상기 쓰기 플래그 인(WFIN) 신호 및 상기 인버팅 다중화 수단(25)의 출력에 따라 상기 송신 데이타 클럭(TCCLK)을 계수하여, 상기 쓰기 어드레스(WADD)의 일부를 구성하는 데이타를 상기 메모리 수단(1)으로 출력하고 상기 쓰기 플래그 어드레스(WFADD)를 상기 플래그 상태 관리 수단(3)으로 출력하는 제2계수 수단(23,24), 상기 제2계수 수단(24)의 출력에 소정의 값을 더한 후에 상기 인버팅 다중화 수단(25)의 제어 입력으로 출력하는 연산 수단(26); 및 상기 송신 데이타 시작(TXSOC) 신호, 송신 인에이블(TXENB) 신호, 송신 데이타 클럭(TCCLK) 및 인버팅 다중화 수단(25)의 출력을 입력받아, 상기 버퍼 풀 알람(BFALA : Buffer Full Alarm) 신호를 출력하는 경보 발생 수단(27,28,29)을 포함하는 것을 특징으로 하는 데이타 접속을 위한 선입선출(FIFO)회로

제1항에 있어서, 상기 읽기 제어 수단(4)은, 상기 제어 신호(CS1), C4 인에이블(C4EN) 신호, 물리 계층 클럭(CK), 및 상기 메모리 수단(1)을 읽는 동안 카운터를 지시하는 피드백 카운터 신호에 따라 상기 물리 계층 클럭(CK)을 계수하여, 상기 읽기 어드레스(RADD) 신호의 일부를 구성하는 일 데이타를 상기 메모리 수단(1)으로 출력하고 타 신호를 출력하는 제1계수 수단(401,406,411); 상기 제1계수 수단(401,406,411)에서 출력되는 일 데이타를 입력받아 소정의 값과 비교한 후에 출력하는 제1비교 수단(412); 상기 제1계수 수단(401,406,411)에서 출력되는 일 데이타를 입력받아 소정의 값과 비교한 후 출력하는 제2비교 수단(413); 상기 제1계수 수단(401,406,411)에서 출력되는 타 신호, 상기 제2비교 수단(412)의 출력 및 물리 계층 클럭(CK)을 입력받아 상기 읽기 어드레스(RADD) 신호의 일부를 구성하는 일 데이타를 상기 메모리 수단(1)으로 출력하고 상기 플래그 상태 관리 수단(3)으로 읽기 플래그 어드레스(RFADD) 신호를 출력하는 제2계수 수단(415); 상기 제1계수 수단(401,406,411)에서 출력되는 타 신호, 상기 제2비교 수단(413)의 출력 및 물리 계층 클럭(CK)을 입력받아 제어 입력을 출력하는 제3계수 수단(416); 상기 플래그 상태 관리 수단(3)에서 출력되는 다수의 플래그(FLAG) 신호를 입력받아 상기 제3계수 수단(416)에서 출력되는 제어 입력에 따라 현재 읽고 있는 메모리 영역 다음에 있는 메모리 영역의 플래그 값을 출력하는 다중화 수단(414); 및 상기 C4 인에이블(C4EN) 신호, 제어 신호(CS1), 물리 계층 클럭(CK) 및 제1비교 수단(412)의 출력을 입력받아 상기 다중화 수단(414)의 출력을 동기화한 후에 제2소정의 기간마다 샘플링하여 상기 피드백 카운터 신호와 읽기 플래그 인(RFIN) 신호를 출력하는 샘플링 수단(407,408,404,409,410,405)을 포함하는 것을 특징으로 하는 데이타 접속을 위한 선입선출(FIFO) 회로

제1항에 있어서, 상기 플래그 상태 관리 수단(3)은, 상기 쓰기 제어 수단(2)으로부터 쓰기 플래그 어드레스(WFADD) 신호를 입력받는 역다중화 수단(301); 상기 쓰기 제어 수단(2)으로부터 읽기 플래그 인(RFIN) 신호와 읽기 플래그 어드레스(RFADD) 신호를 입력받는 인버팅 역다중화 수단(302); 상기 C4 인에이블(CDEN) 신호와 물리 계층 클럭(CK)에 따라 상기 인버팅 역다중화 수단(302)의 출력을 정렬하는 정렬 수단(304 내지 307); 상기 송신 데이타 인에이블(TXENB) 신호, 송신 데이타 클럭(TCCLK), 상기 역다중화 수단(301)의 출력 및 상기 인버팅 역다중화 수단(302)의 출력을 입력받아 현재의 플래그 상태를 유지하는 저장 수단(303,304 내지 307,308 내지 315,316 내지 319); 상기 저장 수단(303,304 내지 307,308 내지 315,316 내지 319)의 출력과 송신 데이타 클럭(TCCLK)을 입력받아 상기 소정의 갯수 이상의 메모리 영역이 풀(FULL)이면 송신 풀(TXFULL) 신호를 출력하는 검색 수단(320 내지 323,325 내지 328,324,329)을 포함하는 것을 특징으로 하는 데이타 접속을 위한 선입선출(FIFO) 회로