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ATM 계층에서 전송된 자국셀 쓰기신호가 TTL레벨 0인 동안 자국셀 쓰기클럭에 동기신호 자국셀 시작 신호와 8-비트 단위의 ATM셀 형태의 자국셀 입력 데이타를 저장하는 송신셀 큐(1-1), 우회셀 쓰기신호가 TTL레벨 0인 동안 우회셀 쓰기클럭에 동기된 우회셀 시작신호와 8-비트 단위의 TTL레벨 형태의 우회셀 입력 데이타를 저장하는 우회셀 큐(1-2), 상기 송신셀 큐(1-1)의 데이타와 우회셀 큐(1-2)의 데이타를 다중화하여 상기 송신 셀 큐(1-1)에 53옥텟 이상의 데이타가 저장되어 있고, 상기 우회셀 큐(1-2) 내에 데이타가 저장되어 있지 않거나 바로 전에 상기 우회셀 큐(1-2)에서 데이타를 읽어 내었으며, 상기 우회셀 큐(1-2)에서 데이타를 읽어 내는 중이 아니면 상기 송신셀 큐(1-1)의 프로그래머블 얼모스트 엠프티신호 및 53진 카운팅값을 이용하여 상기 송신셀 큐(1-1)에 저장된 8-비트 단위의 자국셀 입력 데이타를 53옥텟 단위로 읽어 내어 8-비트 단위의 데이타를 32-비트 단위의 데이타로 디멀티플렉싱(Demultiplexing) 시켜서 56 바이트 데이타를 만들거나, 상기 우회셀 큐(1-2)에 53옥텟 이상의 데이타가 저장되어 있고, 상기 송신셀 큐(1-1) 내에 데이타가 저장되어 있지 않거나 바로 전에 상기 송신셀 큐(1-1)에서 데이타를 읽어 내었으며, 상기 송신셀 큐(1-1)에서 데이타를 읽어내는 중이 아니면 상기 우회셀 큐(1-2)의 프로그래머블 얼모스트 엠프티신호 및 53진 카운팅값을 이용하여 상기 우회셀 큐(1-2)에 저장된 8-비트 단위의 우회셀 입력 데이타를 53옥텟 단위로 읽어 내어 8-비트 단위의 데이타를 32-비트 단위의 데이타로 디멀티플렉싱(Demultiplexing) 시켜서 56바이트 데이타로 만드는 다중화부(1-3), 상기 다중화부(1-3)의 32-비트 단위의 송신 데이타를 직렬 차등 전기신호인 링송신 전기신호로 변환하는 병렬-직렬 변환부 및 상기 병렬-직렬 변환부(1-4)의 직렬 차등 전기신호를 광신호로 변환하여 ATM셀을 수신 노드로 송신하는 전기-광 변환부(1-5)로 구성되는 것을 특징으로 하는 단일링 구조하의 ATM셀 송신장치
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제 1항에 있어서, 상기 다중화부(1-3)는 상기 송신셀 큐(1-1)와 우회셀 큐(1-2)에 저장되어 있는 데이타를 1 : 1 허브플링(Hub-Polling)에 의해서 53옥텟 단위로 읽어 내기 위하여 상기 송신셀 큐(1-1)의 자국셀 프로그래머블 얼모스트 엠프티신호와 상기 우회셀 큐(1-2)의 우회셀 프로그래머블 얼모스트 엠프티 신호를 입력으로 받아서 상기 송신셀 큐(1-1)에 53옷텟 이상의 데이타가 정되어 있고, 상기 우회셀 큐(1-2) 내에 데이타가 저장되어 있지 않거나 바로 전에 상기 우회셀 큐(1-2)에서 데이타를 읽어 내었으며, 상기 우회셀 큐(1-2)에 53옥텟 이상의 데이타가 저장되어 있고, 상기 송신셀 큐(1-1) 내에 데이타가 저장되어 있지 않거나 바로 전에 상기 송신셀 큐(1-1)에서 데이타를 읽어 내었으며, 상기 송신셀 큐(1-1)에서 데이타를 읽어 내는 중이 아니면 우회셀 읽기신호를 TTL레벨 0으로 만들며 카운터 시작신호와 송신 데이타 출력신호를 발생하는 디코우더(2-1), 시스템 클럭을 입력으로 받아서 카운터 클럭, 자국셀 클럭 및 우회셀 클럭을 발생하고, 53옥텟 단위로 상기 송신셀 큐(1-1) 또는 우회셀 큐(1-2)의 데이타를 읽어 내기 시작하면서 래치 클럭3, 래치 클럭2, 래치 클럭1 및 래치 클럭0을 발생하는 클럭 발생회로(2-3), 상기 디코우더(2-1)의 카운터 시작신호를 받아서 상기 클럭 발생회로(2-3)의 카운터 클럭이 53개가 되면 카운터 종료신호를 상기 디코우더(2-1)에 전달하여 자국셀 읽기 신호 또는 우회셀 읽기신호가 TTL레벨 1로 되어 상기 송신셀 큐(1-1) 또는 우회셀 큐(1-2)로부터 데이타 읽기를 종료하도록 하는 53진 카운터(2-2), 상기 디코우더(2-1)의 자국셀 읽기신호가 TTL레벨 0인 동안 인에이블되어 상기 클럭 발생회로(2-3)의 자국셀 읽기클럭을 상기 송신셀 큐(1-1)로 전달하는 제 1버퍼(2-4), 상기 디코두더(2-1)의 우회셀 읽기신호가 TTL레벨 0인 동안 인에이블되어 상기 클럭 발생회로(2-3)의 우회셀 읽기클럭을 상기 우회셀 큐(1-2)로 전달하는 제 2버퍼(2-5), 상기 디코우더(2-1)의 송신 데이타 출력신호가 53옥텟 만큼 TTL레벨 0인 동안 인에이블되어 상기 클럭 발생회로(2-3)의 래치클럭3, 래치클럭2, 래치클럭1 및 래치클럭0을 래치하여 래치신호3, 래치신호2, 래치신호1 및 래치신호0을 출력하는 제 3버퍼(2-6), 상기 자국셀 시작신호 및 우회셀 시작신호를 입력으로 받아서 단위 변환된 32-비트 송신 데이타의 첫 번째 롱워드(Long Word) 기간동안 TTL레벨 1을 유지하므로서 송신 데이타의 전송시작을 나타내는 송신 데이타 시작신호를 발생하는 제 1D플립플롭(2-7), 8-비트 단위의 데이타를 32-비트 단위의 데이타로 변환하기 위하여 상기 제 3버퍼(2-6)의 래치신호3을 이용하여 상기 송신셀 큐(1-1)와 우회셀 큐(1-2)의 자국셀 출력데이타와 우회셀 출력 데이타의 해당 옥텟 데이타를 순서적으로 래치시켜서 비트 31-4의 송신 데이타를 만드는 제 2D플립플롭(2-8), 8-비트 단위의 데이타를 32-비트 단위의 데이타로 변환하기 위하여 상기 제 3비트(2-6)의 래치신호2을 이용하여 상기 송신셀 큐(1-1)와 우회셀 큐(1-2)의 자국셀 출력데이타와 우회셀 출력 데이타의 해당 옥텟 데이타를 순서적으로 래치시켜서 비트 23-16의 송신 데이타를 만드는 제 3D플립플롭(2-9), 8-비트 단위의 데이타를 32-비트 단위의 데이타로 변환하기 위하여 상기 제 3버퍼(2-6)의 래치신호1을 이용하여 상기 송신셀 큐(1-1)와 우회셀 큐(1-2)의 자국셀 출력 데이타와 우회셀 출력 데이타의 해당 옥텟 데이타를 순서적으로 래치시켜서 비트 15-8의 송신 데이타를 만드는 제 4D플립플롭(2-10), 8-비트 단위의 데이타를 32-비트 단위의 데이타로 변환하기 위하여 상기 제 3버퍼(2-6)의 래치신호0을 이용하여 상기 송신셀 큐(1-1)와 우회셀 큐(1-2)의 자국셀 출력 데이타와 우회셀 출력 데이타의 해당 옥텟 데이타를 순서적으로 래치시켜서 비트 7-0의송신 데이타를 만드는 제 5D플립플롭(2-11) 및 상기 제 3버퍼(2-6)의 래치신호0을 지연시켜서 송신 데이타 쓰기신호를 만들어 32-비트 송신 데이타를 래치시키는 신호로서 상기 병렬-직렬 변환부(1-4)로 전달하는 제 4버퍼(2-12)로 구성되는 것을 특징으로 하는 단일링 구조하의 ATM셀 송신장치
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제 2항에 있어서, 상기 제 2D플립플롭(2-8)은 8-비트 단위의 데이타를 32-비트 단위의 데이타로 변환하기 위하여 상기 제 3버퍼(2-6)의 래치신호 3을 이용하여 상기 송신셀 큐(1-1)와 우회셀 큐(1-2)의 자국셀 출력데이타와 우회셀 출력 데이타의 2, 6, 10,…, 50번째 옥텟 데이타를 순서적으로 래치시켜서 비트 31-24의 송신 데이타를 만드는 것을 특징으로 하는 단일링 구조 하의 ATM셀 송신장치
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4
제 2항에 있어서, 상기 제 3D플립플롭(2-9)은 8-비트 단위의 데이타를 32-비트 단위의 데이타로 변환하기 위하여 상기 제 3버퍼(2-6)의 래치신호2를 이용하여 상기 송신셀 큐(1-1)와 우회셀 큐(1-2)의 자국셀 출력 데이타와 우회셀 출력 데이타의 3, 7, 11,…, 51번째 옥텟 데이타를 순서적으로 래치시켜서 비트 23-16의 송신 데이타를 만드는 것을 특징으로 하는 단일링 구조하의 ATM셀 송신장치
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5
제 2항에 있어서, 상기 제 4D플립플롭(2-10)은 8-비트 단위의 데이타를 32-비트 단위의 데이타로 변환하기 위하여 상기 제 3버퍼(2-6)의 래치신호1을 이용하여 상기 송신셀 큐(1-1)와 우회셀 큐(1-2)의 자국셀 출력 데이타와 우회셀 출력 데이타의 4, 8, 12,…, 52번째 옥텟 데이타를 순서적으로 래치시켜서 비트 15-8의 송신 데이타를 만드는 것을 특징으로 하는 단일링 구조하의 ATM셀 송신장치
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제 2항에 있어서, 상기 제 5D플립플롭(2-11)은 8-비트 단위의 데이타를 32-비트 단위의 데이타로 변환하기 위하여 상기 제 3버퍼(2-6)의 래치신호0을 이용하여 상기 송신셀 큐(1-1)와 우회셀 큐(1-2)의 자국셀 출력 데이타와 우회셀 출력 데이타의 1, 5, 9,…, 53번째 옥텟 데이타를 순서적으로 래치시켜서 비트 7-0의 송신 데이타를 만드는 것을 특징으로 하는 단일링 구조하의 ATM셀 송신장치
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7
제 2항에 있어서, 상기 32-비트 단위의 송신 데이타는 53옥텟 데이타에 3바이트의 돈케어(Don't care) 데이타를 포함시켜 4개의 옥텟 단위로 나누어 지고, 나누어진 매 4개의 옥텟 데이타의 처음에 송신 데이타 시작신호와 함께 송신하는 형태로 이루어지는 것을 특징으로 하는 단일링 구조하의 ATM셀 송신장치
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8
제 7항에 있어서, 상기 3바이트의 돈케어(Don't Care) 데이타는 첫 번째 옥텟 데이타에 앞서 송신 데이타 시작신호와 함께 전송되는 것을 특징으로 하는 단일링 구조하의 ATM셀 송신장치
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