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제1 도전형의 고농도 불순물이 도핑된 반도체 기판(17)상에 제1 도전형의 저농도 불순물이 도핑된 제1 반도체 박막(18), 제1 도전형의 저농도 불순물이 도핑된 제2 반도체 박막, 및 제1 절연막(20)을 순차적으로 형성하고, 상기 제1 절연막(20) 및 상기 제2 반도체 박막(19)을 선택적으로 식각하여 적어도 이웃한 두 개의 섬모양 패턴을 형성하는 제1단계; 상기 두 패턴의 각 측벽에 제2 절연막(21)을 형성하고, 상기 두 패턴 사이의 상기 제1 반도체 박막의 제1 부분 및 상기 어느한 패턴의 외측의 상기 제1 반도체 박막 제2 부분을 제외한 상기 제1 반도체 박막 일부를 선택적으로 산화시켜 열산화막(24)을 형성하는 제2단계; 상기 제1 반도체 박막의 제1 부분에 제1 전도층 패턴(25)을 형성하고, 적어도 상기 제1 반도체 박막의 제2 부분과 상기 제1전도층 패턴을 덮는 제2 전도층 패턴(26)을 형성하는 제3단계; 상기 제3단계가 완료된 결과물 전면에 제3 절연막(27)과 평탄화된 제3 전도층(28)을 차례로 형성하고, 상기 평탄화된 제3 전도층(28) 표면에 지지기판(29)을 접착시키는 제4단계; 상기 제4단계가 완료된 결과물 뒷면을 평탄화 에칭하여, 상기 제2 반도체 박막(19), 상기 제1 전도층 패턴(25) 및 상기 제2전도층 패턴(26)의 일부를 노출시키는 제5단계; 상기 노출된 제2 반도체 박막(19) 및 상기 노출된 제1전도층 패턴을 덮는 실리콘게르마늄 박막 패턴(30)을 형성하는 제6단계; 상기 제1 전도층 패턴(25) 상부의 상기 실리콘게르마늄 박막(30) 일부분이 노출되도록 개구된 제4 절연막(31, 32)을 형성하는 제7단계; 상기 제4 절연막(31, 32)이 개구되어 노출된 상기 실리콘게르마늄 박막에 콘택된 제4 전도층 패턴(34)을 형성하는 제8단계; 상기 제8단계가 완료된 결과물 전체구조 상부에 제5 절연막(35)을 형성하는 제9단계; 및 상기 제2 반도체 박막(19) 상부 지역의 상기 실리콘게르마늄 박막(30)에 콘택된 베이스 전극(37), 상기 제4 전도층 패턴(34)에 콘택된 에미터 전극(36), 및 상기 제2 전도층 패턴에 콘택된 컬렉터 전극(38)을 형성하는 제10단계 를 포함하여 이루어지는 실리콘게르마늄 쌍극자 트랜지스터 제조방법
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