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리던던트 2진 가산기 회로

  • 기술번호 : KST2015096484
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 리던던트 2진(redundant binary) 가산기 회로에 관한 것으로, 일반 2진 가산기에 비해 회로규모가 커지는 단점을 해결하기 위해 회로블럭 공동화 기술을 적용한 리던던트 2진 가산기의 새로운 구성에 대한 것이다.본 발명은 회로규모 삭감의 새로운 방안으로서, 기능 블럭의 논리회로를 가능한 한 공동화 하는 것을 시도하였다. 즉, 리던던트 2진 가산에서는 2 비트를 써서 -1, 0, 1의 3개 값을 표현하고 있는데, 이 2 비트를 싸인 비트(sign bit)와 벨류 비트(value bit)로 나타내는 새로운 부호화 방법을 적용한다. 그리고, 싸인 비트에 착안하면, 리던던트 2진 가산 원리에 의해 리던던트 2진의 0으로 표현된 값은 2진의 0, 1 어느 쪽이라도 좋기 때문에 돈케어(don't care)로 할 수 있다. 이에 의해 각 기능블럭의 논리회로들을 공동화 할 수 있어 회로를 간단히 할 수 있고, 부동소수점 연산의 고속화에 적용할 수 있다.
Int. CL G06F 7/50 (2006.01)
CPC G06F 7/508(2013.01) G06F 7/508(2013.01)
출원번호/일자 1019970019683 (1997.05.21)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-1998-0084064 (1998.12.05) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1997.05.21)
심사청구항수 2

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김익균 대한민국 대전광역시 유성구
2 차진종 대한민국 대전광역시 유성구
3 김경수 대한민국 대전광역시 서구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)
2 최승민 대한민국 서울특별시 중구 통일로 **, 에이스타워 *층 (순화동)(법무법인 세종)

최종권리자

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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
1997.05.21 수리 (Accepted) 1-1-1997-0063549-38
2 출원심사청구서
Request for Examination
1997.05.21 수리 (Accepted) 1-1-1997-0063551-20
3 대리인선임신고서
Notification of assignment of agent
1997.05.21 수리 (Accepted) 1-1-1997-0063550-85
4 의견제출통지서
Notification of reason for refusal
1999.07.28 발송처리완료 (Completion of Transmission) 9-5-1999-0233807-27
5 의견서
Written Opinion
1999.09.21 수리 (Accepted) 1-1-1999-5339509-71
6 명세서등보정서
Amendment to Description, etc.
1999.09.21 보정승인 (Acceptance of amendment) 1-1-1999-5339510-17
7 거절사정서
Decision to Refuse a Patent
1999.10.25 발송처리완료 (Completion of Transmission) 9-5-1999-0321057-88
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
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리던던트 2진 코드의 2치 부호화 법을 이용하여 2 비트를 싸인 비트와 벨류 비트로 표현하고, 상기 싸인 비트에 착안하여 캐리 예측회로와 중간 캐리회로를 공동화하는 공동화 회로 블럭과,

상기 공동화 회로 블럭의 캐리 신호의 출력에 따라 합을 생성하는 합 생성회로 블럭으로 구성된 것을 특징으로 하는 리던던트 2진 가산기 회로

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제 1 항에 있어서, 상기 리던던트 2진 가산기를 CMOS 로직을 이용하여 구현함에 있어 캐리 신호 선택을 위한 선택 회로는 전송 게이트로 구성된 것을 특징으로 하는 리던던트 2진 가산기 회로

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.