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반도체 소자의 제조 방법

기술번호 : KST2015096976
담당센터 : 대전기술혁신센터
전화번호 : 042-610-2279

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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약	본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 벌크 실리콘 기판을 사용하는 FIN-FET 또는 Tri-gate 소자 제조시 FIN 채널의 정확한 높이 제어와 높이 균일도 특성을 확보할 수 있을 뿐만 아니라 공정 수행이 용이하고, 단순하여 양산화가 용이한 반도체 소자의 제조 방법에 관한 것이다. 본 발명의 반도체 소자의 제조 방법은, 반도체 소자의 제조 방법에 있어서, (a) 실리콘 기판 상에 실리콘 산화막의 단층막으로 이루어진 소자 절연막을 형성하는 단계; (b) 상기 소자 절연막 상에 감광막 패턴을 형성시킨 후, 상기 감광막 패턴을 식각 마스크로 이용하여 활성 영역을 형성하기 위해 상기 소자 절연막을 식각하고, 상기 감광막 패턴을 제거한 다음 세정공정을 실시하는 단계; (c) 상기 형성된 활성 영역에 채널용 에피막을 상기 소자 절연막의 최상부위로 올라오도록 과잉성장하는 단계; (d) 상기 과잉성장된 채널용 에피막을 상기 소자 절연막 상부까지 식각하는 단계; (e) 상기 소자 절연막을 일정한 두께만큼 식각 및 평탄화 하는 단계; 및 (f) 상기 결과물의 전체 상부면에 순차적으로 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다. FIN-FET, 반도체, 에피막, 실리콘 기판, 소자 절연막
Int. CL	H01L 21/336 (2006.01)
CPC	H01L 29/66795(2013.01) H01L 29/66795(2013.01) H01L 29/66795(2013.01)
출원번호/일자	1020040061205 (2004.08.03)
출원인	한국전자통신연구원
등록번호/일자	10-0546488-0000 (2006.01.19)
공개번호/일자	10-2005-0066963 (2005.06.30) 문서열기
공고번호/일자	(20060126) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보	대한민국 \| 1020030097270 \| 2003.12.26
법적상태	소멸
심사진행상태	수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자	Y (2004.08.03)
심사청구항수	12

출원인

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번호	이름	국적	주소
1	한국전자통신연구원	대한민국	대전광역시 유성구

발명자

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번호	이름	국적	주소
1	권성구	대한민국	대전광역시 유성구
2	김종대	대한민국	대전광역시 서구
3	노태문	대한민국	대전광역시 유성구
4	유병곤	대한민국	대전광역시 유성구

대리인

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번호	이름	국적	주소
1	신영무	대한민국	서울특별시 강남구 영동대로 **(대치동) KT&G타워 층(에스앤엘파트너스)

최종권리자

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번호	이름	국적	주소
1	한국전자통신연구원	대한민국	대전 유성구

번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호	서류명	접수/발송일자	처리상태	접수/발송번호
1	특허출원서 Patent Application	2004.08.03	수리 (Accepted)	1-1-2004-0348305-12
2	선행기술조사의뢰서 Request for Prior Art Search	2005.12.14	수리 (Accepted)	9-1-9999-9999999-89
3	선행기술조사보고서 Report of Prior Art Search	2006.01.13	수리 (Accepted)	9-1-2006-0002346-92
4	등록결정서 Decision to grant	2006.01.17	발송처리완료 (Completion of Transmission)	9-5-2006-0023662-34
5	출원인정보변경(경정)신고서 Notification of change of applicant's information	2009.08.04	수리 (Accepted)	4-1-2009-5150899-36
6	출원인정보변경(경정)신고서 Notification of change of applicant's information	2015.02.02	수리 (Accepted)	4-1-2015-0006137-44

번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호	청구항
1	1 반도체 소자의 제조 방법에 있어서, (a) 실리콘 기판 상에 실리콘 산화막의 단층막으로 이루어진 소자 절연막을 형성하는 단계; (b) 상기 소자 절연막 상에 감광막 패턴을 형성시킨 후, 상기 감광막 패턴을 식각 마스크로 이용하여 활성 영역을 형성하기 위해 상기 소자 절연막을 식각하고, 상기 감광막 패턴을 제거한 다음 세정공정을 실시하는 단계; (c) 상기 형성된 활성 영역에 채널용 에피막을 상기 소자 절연막의 최상부위로 올라오도록 과잉성장하는 단계; (d) 상기 과잉성장된 채널용 에피막을 상기 소자 절연막 상부까지 식각하는 단계; (e) 상기 소자 절연막을 일정한 두께만큼 식각 및 평탄화 하는 단계; 및 (f) 상기 결과물의 전체 상부면에 순차적으로 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법
2	2 반도체 소자의 제조 방법에 있어서, (a) 실리콘 기판 상에 제 1실리콘 산화막, 실리콘 질화막 및 제 2실리콘 산화막의 다층막으로 이루어진 소자 절연막을 형성하는 단계; (b) 상기 소자 절연막 상에 감광막 패턴을 형성시킨 후, 상기 감광막 패턴을 식각 마스크로 이용하여 활성 영역을 형성하기 위해 상기 소자 절연막을 식각하고, 상기 감광막 패턴을 제거한 다음 세정공정을 실시하는 단계; (c) 상기 형성된 활성 영역에 채널용 에피막을 상기 소자 절연막의 최상부위로 올라오도록 과잉성장하는 단계; (d) 상기 과잉성장된 채널용 에피막을 상기 소자 절연막 상부까지 식각하는 단계; (e) 상기 소자 절연막을 일정한 두께만큼 식각 및 평탄화 하는 단계; 및 (f) 상기 결과물의 전체 상부면에 순차적으로 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법
3	3 제 2항에 있어서, 상기 제 2실리콘 산화막에서 상기 실리콘 질화막 상부까지의 상기 채널용 에피막의 폭을 상기 실리콘 질화막의 상부에서 상기 실리콘 기판 표면까지의 상기 채널용 에피막의 폭보다 좁게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법
4	4 제 2항에 있어서, 상기 제 2실리콘 산화막 상에 제 1실리콘 질화막을 더 적층시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법
5	5 제 2항에 있어서, 상기 실리콘 질화막은 제 2실리콘 질화막 및 알루미나막을 각각 상/하부로 분리하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법
6	6 제 5항에 있어서, 상기 제 2실리콘 질화막 및 상기 알루미나막의 두께는 각각 10nm∼1000nm 및 1nm~100nm 정도로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법
7	7 제 1항 또는 제 2항에 있어서, 상기 단계(b), (d) 및 (e) 이후에 식각 결함의 제거, 표면 조도 개선, 핀(FIN) 폭 감소 및 평탄화 개선을 위한 수소 열처리, 희생 산화막 성장 및 식각공정을 수행하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법
8	8 제 1항 또는 제 2항에 있어서, 상기 실리콘 기판과 상기 소자 절연막의 사이에 SiGe 버퍼층 및 SiXGe(1-X)(X=0
9	9 제 1항 또는 제 2항에 있어서, 상기 채널용 에피막은 SiXGe(1-X)(X=0
10	10 제 1항 또는 제 2항에 있어서, 상기 채널용 에피막은 순차적으로 적층된 실리콘막, SiGe 버퍼층 및 SiGe층의 다층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법
11	11 제 1항 또는 제 2항에 있어서, 상기 소자 절연막은 건식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법
12	12 제 1항 또는 제 2항에 있어서, 상기 단계(d)에서 상기 과잉성장된 채널용 에피막은 화학-기계적 연마(CMP)방법으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법
13	12 제 1항 또는 제 2항에 있어서, 상기 단계(d)에서 상기 과잉성장된 채널용 에피막은 화학-기계적 연마(CMP)방법으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법

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순번	패밀리번호	국가코드	국가명	종류
1	KR100550519	KR	대한민국	FAMILY

DOCDB 패밀리 정보

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순번	패밀리번호	국가코드	국가명	종류
1	KR100550519	KR	대한민국	DOCDBFAMILY
2	KR20050067008	KR	대한민국	DOCDBFAMILY

본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.

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특허 등록번호	10-0546488-0000

권리란

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표시번호	사항
1	출원 연월일 : 20040803 출원 번호 : 1020040061205 공고 연월일 : 20060126 공고 번호 : 특허결정(심결)연월일 : 20060117 청구범위의 항수 : 12 유별 : H01L 21/336 발명의 명칭 : 반도체 소자의 제조 방법 존속기간(예정)만료일 : 20100120

특허권자란

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순위번호	사항
1	(권리자) 한국전자통신연구원 대전 유성구...

등록료란

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제 1 - 3 년분	금 액	364,500 원	2006년 01월 20일	납입
제 4 년분	금 액	304,000 원	2009년 01월 02일	납입

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정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.

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번호	서류명	접수/발송일자	처리상태	접수/발송번호
1	특허출원서	2004.08.03	수리 (Accepted)	1-1-2004-0348305-12
2	선행기술조사의뢰서	2005.12.14	수리 (Accepted)	9-1-9999-9999999-89
3	선행기술조사보고서	2006.01.13	수리 (Accepted)	9-1-2006-0002346-92
4	등록결정서	2006.01.17	발송처리완료 (Completion of Transmission)	9-5-2006-0023662-34
5	출원인정보변경(경정)신고서	2009.08.04	수리 (Accepted)	4-1-2009-5150899-36
6	출원인정보변경(경정)신고서	2015.02.02	수리 (Accepted)	4-1-2015-0006137-44


과제고유번호	1440001387
세부과제번호	2400060001000357000044
연구과제명	모바일디스플레이용SOD핵심기술개발
성과구분	등록
부처명	지식경제부
연구관리전문기관명	정보통신연구진흥원
연구주관기관명	한국전자통신연구원
성과제출연도	2002
연구기간	200211~200310
기여율	1
연구개발단계명	응용연구
6T분류명	IT(정보기술)

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