| 1 |
1
GF(3^m) 유한체 곱셈 연산을 수행하는 장치에 있어서, 각기 승수와 피승수의 계수 값들을 저장하기 위한 승수 및 피승수 입력 레지스터들; 최소다항식의 계수 값들을 저장하기 위한 최소 다항식 레지스터; 상기 승수 및 피승수 입력 레지스터에서 출력되는 계수를 사용하여 GF(3^m)에 대한 비트 곱셈 연산을 수행하는 제1mod 3 비트 곱셈기; 중간 연산 결과와 상기 mod 3 비트 곱셈기의 출력을 사용하여 GF(3^m)에 대한 비트열 덧셈 연산을 수행하는 제1mod 3 비트열 덧셈기; 중간 연산 결과 저장과 최종 출력값 저장을 위한 출력 레지스터; 및 GF(3^m) 유한체 곱셈 연산이 수행되도록 제어하는 곱셈 제어기를 포함하며, 상기 곱셈 제어기는 상기 승수 입력 레지스터가 최상위 계수로부터 순차로 계수들을 출력하고, 상기 출력 레지스터가 중간 연산 결과를 새로이 저장하도록 제어하는 것을 특징으로 하는 유한체 곱셈 연산 장치
|
| 2 |
2
제1항에 있어서, 상기 출력 레지스터 값을 한 차수만큼 쉬프트 처리한 결과와 최상위 계수를 출력하는 쉬프트 처리기; 상기 쉬프트 처리기에서 출력되는 최상위 계수 및 상기 최소다항식 레지스터에 저장된 계수들을 사용하여 비트 곱셈 연산을 수행하는 제2mod 3 비트 곱셈기; 상기 제1mod3 비트열 덧셈기 결과 및 상기 제2mod 3 비트 곱셈기의 연산 결과를 사용하여 비트열 덧셈 연산을 수행하여 상기 출력 레지스터에 제공하는 제2mod 3 비트열 덧셈기를 더 구비하는 것을 특징으로 하는 유한체 곱셈 연산 장치
|
| 3 |
3
제1항에 있어서, 상기 제1mod 3 비트 곱셈기는 상기 승수 레지스터에서 제공되는 계수를 나타내는 두 비트들을 OR 연산하기 위한 OR 연산기; 상기 OR 연산기의 출력과 상기 피승수 입력 레지스터에서 제공되는 계수들 중의 상위 비트들을 각각 AND 연산하기 위한 상위 AND 연산기 그룹들; 상기 OR 연산기의 출력과 상기 피승수 입력 레지스터에서 제공되는 계수들 중의 하위 비트들을 각각 AND 연산하기 위한 하위 AND 연산기 그룹들; 상기 OR 연산기의 출력에 따라 상기 상위 및 하위 AND 연산기 그룹들의 연산 결과를 조합하여 출력하는 조합 선택 수단을 포함하는 것을 특징으로 하는 유한체 곱셈 연산 장치
|
| 4 |
4
제3항에 있어서, 상기 조합 선택 수단은 상기 OR 연산기의 출력이 "1"인 경우에는 하위 AND 연산기 그룹들의 연산 결과를 상위 비트로 상위 AND 연산기 그룹들의 연산 결과를 하위 비트로 조합하여 출력하고, 상기 OR 연산기의 출력이 "0"인 경우에는 상위 AND 연산기 그룹들의 연산 결과를 상위 비트로 하위 AND 연산기 그룹들의 연산 결과를 하위 비트로 조합하여 출력하는 것을 특징으로 하는 유한체 곱셈 연산 장치
|
| 5 |
5
제3항에 있어서, 상기 조합 선택 수단은 상기 상위 AND 연산기 그룹들의 연산 결과를 제1입력으로 입력하고, 상기 하위 AND 연산기 그룹들의 연산 결과를 제2입력으로 입력하는 제1다중화기; 및 상기 하위 AND 연산기 그룹들의 연산 결과를 제1입력으로 입력하고, 상기 상위 AND 연산기 그룹들의 연산 결과를 제2입력으로 입력하는 제2다중화기를 구비하고, 상기 제1 및 제2다중화기들은 상기 OR 연산기의 출력이 "1"인 경우에는 제1입력을 선택하여 출력하고, 상기 OR 연산기의 출력이 "0"인 경우에는 제2입력을 선택하여 출력하는 것을 특징으로 하는 유한체 곱셈 연산 장치
|
| 6 |
6
제1항에 있어서, 상기 mod 3 비트열 덧셈기는 입력 A, B가 GF(3^m)의 원소이고, A[1] 및 B[1]들은 각 계수들의 상위비트 집합, A[0] 및 B[0]들은 각 계수들의 하위비트 집합이라고 할 때, 각각 A[1] 및 B[1], A[0] 및 B[1], A[1] 및 B[0], 그리고 A[0] 및 B[0]의 비트열 OR 연산을 수행하는 제1 내지 제4 비트열 OR 연산기; 상기 제2 및 제3 OR 비트열 연산기들의 연산 결과들을 비트열 OR 연산하는 제5비트열 OR 연산기; 상기 제1 및 제5 비트열 OR 연산기들의 연산 결과를 비트열 OR 연산하는 제6비트열 OR 연산기; 및 상기 제5 및 제4 비트열 OR 연산기들의 연산 결과를 비트열 OR 연산하는 제7비트열 OR 연산기를 포함하며, 상기 제6 비트열 OR 연산기의 출력을 각 계수들의 상위 비트들로, 상기 제7 비트열 OR 연산기의 출력을 각 계수들의 하위 비트들로 조합하여 출력하는 것을 특징으로 하는 유한체 곱셈 연산 장치
|
| 7 |
7
GF(3^m) 의 유한체 곱셈 연산을 수행하는 mod 3 비트 곱셈기에 있어서, 승수의 계수를 나타내는 두 비트들을 OR 연산하기 위한 OR 연산기; 상기 OR 연산기의 출력과 피승수의 계수들 중의 상위 비트들을 각각 AND 연산하기 위한 상위 AND 연산기 그룹들; 상기 OR 연산기의 출력과 피승수의 계수들 중의 하위 비트들을 각각 AND 연산하기 위한 하위 AND 연산기 그룹들; 상기 OR 연산기의 출력에 따라 상기 상위 및 하위 AND 연산기 그룹들의 연산 결과를 조합하여 출력하는 조합 선택 수단을 포함하는 것을 특징으로 하는 mod 3 비트 곱셈기
|
| 8 |
8
제7항에 있어서, 상기 조합 선택 수단은 상기 OR 연산기의 출력이 "1"인 경우에는 하위 AND 연산기 그룹들의 연산 결과를 상위 비트로 상위 AND 연산기 그룹들의 연산 결과를 하위 비트로 조합하여 출력하고, 상기 OR 연산기의 출력이 "0"인 경우에는 상위 AND 연산기 그룹들의 연산 결과를 상위 비트로 하위 AND 연산기 그룹들의 연산 결과를 하위 비트로 조합하여 출력하는 것을 특징으로 하는 mod 3 비트 곱셈기
|
| 9 |
9
제7항에 있어서, 상기 조합 선택 수단은 상기 상위 AND 연산기 그룹들의 연산 결과를 제1입력으로 입력하고, 상기 하위 AND 연산기 그룹들의 연산 결과를 제2입력으로 입력하는 제1다중화기; 및 상기 하위 AND 연산기 그룹들의 연산 결과를 제1입력으로 입력하고, 상기 상위 AND 연산기 그룹들의 연산 결과를 제2입력으로 입력하는 제2다중화기를 구비하고, 상기 제1 및 제2다중화기들은 상기 OR 연산기의 출력이 "1"인 경우에는 제1입력을 선택하여 출력하고, 상기 OR 연산기의 출력이 "0"인 경우에는 제2입력을 선택하여 출력하는 것을 특징으로 하는 mod 3 비트 곱셈기
|
| 10 |
10
GF(3^m) 의 유한체 덧셈 연산을 수행하는 mod 3 비트열 덧셈기에 있어서, 입력 A, B가 GF(3^m)의 원소이고, A[1] 및 B[1]들은 각 계수들의 상위비트 집합, A[0] 및 B[0]들은 각 계수들의 하위비트 집합이라고 할 때, 각각 A[1] 및 B[1], A[0] 및 B[1], A[1] 및 B[0], 그리고 A[0] 및 B[0]의 비트열 OR 연산을 수행하는 제1 내지 제4 비트열 OR 연산기; 상기 제2 및 제3 OR 비트열 연산기들의 연산 결과들을 비트열 OR 연산하는 제5비트열 OR 연산기; 상기 제1 및 제5 비트열 OR 연산기들의 연산 결과를 비트열 OR 연산하는 제6비트열 OR 연산기; 및 상기 제5 및 제4 비트열 OR 연산기들의 연산 결과를 비트열 OR 연산하는 제7비트열 OR 연산기를 포함하며, 상기 제6 비트열 OR 연산기의 출력을 각 계수들의 상위 비트들로, 상기 제7 비트열 OR 연산기의 출력을 각 계수들의 하위 비트들로 조합하여 출력하는 것을 특징으로 하는 mod 3 비트열 덧셈기
|
| 11 |
10
GF(3^m) 의 유한체 덧셈 연산을 수행하는 mod 3 비트열 덧셈기에 있어서, 입력 A, B가 GF(3^m)의 원소이고, A[1] 및 B[1]들은 각 계수들의 상위비트 집합, A[0] 및 B[0]들은 각 계수들의 하위비트 집합이라고 할 때, 각각 A[1] 및 B[1], A[0] 및 B[1], A[1] 및 B[0], 그리고 A[0] 및 B[0]의 비트열 OR 연산을 수행하는 제1 내지 제4 비트열 OR 연산기; 상기 제2 및 제3 OR 비트열 연산기들의 연산 결과들을 비트열 OR 연산하는 제5비트열 OR 연산기; 상기 제1 및 제5 비트열 OR 연산기들의 연산 결과를 비트열 OR 연산하는 제6비트열 OR 연산기; 및 상기 제5 및 제4 비트열 OR 연산기들의 연산 결과를 비트열 OR 연산하는 제7비트열 OR 연산기를 포함하며, 상기 제6 비트열 OR 연산기의 출력을 각 계수들의 상위 비트들로, 상기 제7 비트열 OR 연산기의 출력을 각 계수들의 하위 비트들로 조합하여 출력하는 것을 특징으로 하는 mod 3 비트열 덧셈기
|
